RAS MEMORY WORDLINE ISOLATION FOR IMPROVEMENT IN RELIABILITY AVAILABILITY AND SCALABILITY RAS

A memory device performing internal error checking and correction (ECC) may treat an N-bit channel as two N/2-bit channels to apply the ECC. Since the ECC for an N/2 bit channel is simpler than the ECC for N bits, each N/2 bit portion can be individually corrected when treated as two N/2 bit portions. The memory device may include additional hardware for applying ECC to the channel as two sub-channels. For example, the memory device may include an additional sub-array for storing ECC bits for internal ECC to be able to apply ECC to two sub-channels of an N-bit channel. The memory device may include an additional driver for accessing additional sub-arrays as they are applied. 내부 ECC(error checking and correction)를 수행하는 메모리 디바이스는 ECC 적용을 위해 N 비트 채널을 2개의 N/2 비트 채널로 취급할 수 있다. N/2 비트 채널에 대한 ECC는 N 비트에 대한 ECC보다 간단하므로, 2개의 N/2 비트 부분으로 취급될 때 각각의 N/2 비트 부분은 개별적으로 정정될 수 있다. 메모리 디바이스는 2개의 서브-채널로서 채널에 ECC를 적용하기 위한 추가 하드웨어를 포함할 수 있다. 예를 들어, 메모리 디바이스는 N-비트 채널의 2개의 서브-채널에 ECC를 적용할 수 있도록 내부 ECC를 위한 ECC 비트를 저장하는 추가 서브어레이를 포함할 수 있다. 메모리 디바이스는 추가 서브어레이가 적용될 때 이에 액세스하기 위한 추가 드라이버를 포함할 수 있다.