곱셈 누산 장치

출력선에 흐르는 전류의 크기를 검출하는 프리차지 방식이라도 스니크 전류를 충분히 억제할 수 있는 곱셈 누산 장치를 제공한다. 시냅스 연산부에는, 시냅스 결합 하중을 기억한 복수의 메모리 셀(17)이 행렬형으로 배열되어 있다. 각 열의 메모리 셀(17)에는 출력선(MAL)이 접속되고, 각 행의 메모리 셀(17)에는 입력선(DL1, DL2 ...)이 접속되어 있다. 메모리 셀(17)은, 출력선(MAL)은, 프리차지되고, 시냅스 결합 하중에 따른 셀 전류를 각 메모리 셀(17)이 흘림으로써 방전되어 전위가 낮아진다. 메모리 셀(17)은,...

Ausführliche Beschreibung

Bibliographische Detailangaben

Hauptverfasser:	HAYASHI TOMOICHI, TANIGUCHI YASUHIRO, NODA SATOSHI, YANAGISAWA KAZUMASA, OKUYAMA KOSUKE
Format:	Patent
Sprache:	kor
Schlagworte:	CALCULATING COMPUTING COUNTING ELECTRIC DIGITAL DATA PROCESSING INFORMATION STORAGE PHYSICS STATIC STORES
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