곱셈 누산 장치

출력선에 흐르는 전류의 크기를 검출하는 프리차지 방식이라도 스니크 전류를 충분히 억제할 수 있는 곱셈 누산 장치를 제공한다. 시냅스 연산부에는, 시냅스 결합 하중을 기억한 복수의 메모리 셀(17)이 행렬형으로 배열되어 있다. 각 열의 메모리 셀(17)에는 출력선(MAL)이 접속되고, 각 행의 메모리 셀(17)에는 입력선(DL1, DL2 ...)이 접속되어 있다. 메모리 셀(17)은, 출력선(MAL)은, 프리차지되고, 시냅스 결합 하중에 따른 셀 전류를 각 메모리 셀(17)이 흘림으로써 방전되어 전위가 낮아진다. 메모리 셀(17)은, 메모리 트랜지스터(MT)와 드레인측 트랜지스터(DT)와 소스측 트랜지스터(ST)가 직렬로 접속된 기억 소자(21)로 구성되고, 입력선(DL1, DL2 ...)과 출력선(MAL) 사이에 접속되어 있다. 메모리 트랜지스터(MT)는, 전하 축적층(24)의 전하량으로 시냅스 결합 하중을 기억한다. A multiply-accumulate operation apparatus is capable of sufficiently restraining a sneak current when employing a precharge method where the magnitude of an electric current flowing through an output line is detected. In a synapse operation section, memory cells storing respective synaptic connection weights are arranged in rows and columns. Output lines are connected to memory cells in the corresponding column, and input lines are connected to memory cells in the corresponding row. Each output line is precharged, and then its electric potential is decreased during the corresponding memory cells flow cell currents corresponding to their synaptic connection weights. A memory element of each memory cell includes a memory transistor, a drain side transistor, and a source side transistor connected in series, and is connected between the corresponding input and output line. The memory transistor stores a synaptic connection weight according to the amount of charge in a charge storage layer.