Simulation method and simulation system

The present invention provides a simulation method and a simulation system which can determine predictable epitaxy time. The simulation method comprises: a step of generating a first local layout having a first structure parameter extracted from a semiconductor device included therein; a step of transforming the first structure parameter included in the first local layout to generate a second to an n^th (n is a natural number higher than or equal to 3) local layout, wherein the second to n^th local layouts have a second to an n^th structure parameter transformed from the first structure parameter, respectively; a step of using a predetermined simulation for the first to n^th structure parameters to extract a first to an n^th effective density factor (EDF) for the first to n^th structure parameters; a step of using the first to n^th effective density factors and a layout of a first chip to extract a first effective open silicon density for the first chip; and a step of calculating the first epitaxy time for the first effective open silicon density, calculating the second to m^th epitaxy time (m is a natural number higher than or equal to 3) for a second to an m^th effective open silicon density, and performing regression analysis between the effective open silicon densities and the epitaxy time based on calculated results. 시뮬레이션 방법 및 시뮬레이션 시스템이 제공된다. 시뮬레이션 방법은, 그 안에 포함된 반도체 소자로부터 추출한 제1 구조 파라미터를 갖는 제1 로컬 레이아웃을 생성하는 단계, 제1 로컬 레이아웃에 포함된 제1 구조 파라미터를 변형하여, 제2 내지 제n(n은 3 이상의 자연수) 로컬 레이아웃을 생성하는 단계로서, 제2 내지 제n 로컬 레이아웃은, 각각 제1 구조 파라미터로부터 변형된 제2 내지 제n 구조 파라미터를 갖는 단계, 제1 내지 제n 구조 파라미터들에 대해 미리 정한 시뮬레이션을 이용하여 제1 내지 제n 구조 파라미터들 각각에 대한 제1 내지 제n 유효 밀도 계수(Effective Density Factor, EDF)를 추출하는 단계, 제1 내지 제n 유효 밀도 계수와 제1 칩의 레이아웃을 이용하여, 제1 칩에 대한 제1 유효 노출 실리콘 밀도(effective open silicon density)를 추출하는 단계, 제1 유효 노출 실리콘 밀도에 대한 제1 에피택시 시간(epitaxy time)를 계산하고, 제2 내지 제m(m은 3이상의 자연수) 유효 노출 실리콘 밀도에 대한 제2 내지 제m 에피택시 시간을 계산하고, 계산 결과를 바탕으로 유효 노출 실리콘 밀도와 에피택시 시간 간의 회귀 분석을 수행하는 단계를 포함한다.