INTEGRATED CLOCK GATER LATCH STRUCTURES WITH ADJUSTABLE OUTPUT RESET

A device according to the present invention includes a latch circuit which passes a first clock signal to a first output signal depending in part upon a state of an enable signal. The latch circuit may include at least two transistors configured to essentially perform a NAND function and controlled by a second clock signal, wherein the at least two transistors are configured to alter a timing of passing the first clock signal to the first output signal. 본 발명에 따른 장치는 인에이블 신호의 상태에 부분적으로 의존하여 제 1 클럭 신호를 제 1 출력 신호로 전달하는 래치 회로를 포함할 수 있다. 상기 래치 회로는 NAND 기능을 수행하고 제 2 클럭 신호에 의하여 제어되는 적어도 두 개의 트랜지스터들을 포함할 수 있고, 상기 적어도 두개의 트랜지스터들은 상기 제 1 클럭 신호를 상기 제 1 출력 신호로 전달하는 타이밍을 변경할 수 있다.