송신기들을 위한 직교 클록 보정 회로

직교 클록 보정(QCC) 회로는 각각 4상 클록 신호(122)의 동상 및 반-동상 클록 신호들(cki, cki_b)을 출력하는 제1 클록 보정 회로 쌍(304, 304); 각각 4상 클록 신호(122)의 직교 위상 및 반-직교 위상 클록 신호들(ckq, ckq_b)을 출력하는 제2 클록 보정 회로 쌍(304, 304); 4상 클록 신호(122)에서 듀티 사이클 에러 및 동상/직교 위상(IQ) 위상 불일치를 검출하도록 구성된 검출기 회로(308); 및 검출기 회로(308)의 듀티 사이클 에러 및 IQ 위상 불일치에 기반한 출력 모두를 보정하기 위해, 제1 클록 보정 회로 쌍(304, 304)의 각각에 제1 제어 신호 쌍(312I, 312I)을 공급하고, 제2 클록 보정 회로 쌍(304, 304)의 각각에 제2 제어 신호 쌍(312Q, 312Q)을 공급하도록 구성된 교정 회로(310)를 포함한다. A quadrature clock correction (QCC) circuit includes: a first pair of clock correction circuits that output in-phase and anti-in-phase clock signals, respectively, of a four-phase clock signal; a second pair of clock correction circuits that output quadrature-phase and anti-quadrature-phase clock signals, respectively, of the four-phase clock signal; a detector circuit configured to detect duty cycle error and in-phase/quadrature-phase (IQ) phase mismatch in the four-phase clock signal; and a calibration circuit configured to supply a first pair of control signals to each the first pair of clock correction circuits, and a second pair of control signals to each of the second pair of clock correction circuits, to correct both the duty cycle error and the IQ phase mismatch based output of the detector circuit.