SEMICONDUCTOR DEVICE PACKAGE

Disclosed in an embodiment is a semiconductor device package comprising: a body having a cavity; a first electrode and a second electrode disposed on the bottom surface of the cavity, and a third electrode disposed between the first electrode and the second electrode; an alloy layer disposed on the third electrode; a semiconductor device disposed on the alloy layer and electrically connected to at least one of the first electrode or the second electrode; a light-transmitting member disposed on the semiconductor device and covering the cavity; a plurality of pads disposed on a lower surface of the body; and a heat dissipation member disposed between the bottom surface of the cavity and the lower surface of the body. The body includes a first ceramic layer disposed between the heat dissipation member and the third electrode, and a second ceramic layer disposed between the heat dissipation member and the plurality of pads. The heat dissipation member includes a first heat dissipation portion disposed below the third electrode, and a second heat dissipation portion disposed below the first heat dissipation portion. The width of the first dissipation portion is the same as or larger than the width of the third electrode. The width of the second heat dissipation portion is smaller than the width of the third electrode. The thicknesses of the first ceramic layer and the second ceramic layer are 20% or less of the thickness of the heat dissipation member. Thus, the bonding between the electrodes and the semiconductor device can be improved. 실시 예는 캐비티를 갖는 몸체; 상기 캐비티의 바닥면에 배치되는 제1전극과 제2전극, 및 상기 제1전극과 상기 제2전극 사이에 배치되는 제3전극; 상기 제3전극 상에 배치되는 합금층; 상기 합금층 상에 배치되고, 상기 제1전극 또는 제2전극 중 적어도 하나와 전기적으로 연결되는 반도체 소자; 상기 반도체 소자 상에 배치되며, 상기 캐비티를 덮는 투광부재; 상기 몸체의 하부면에 배치되는 복수 개의 패드; 및 상기 캐비티의 바닥면과 상기 몸체의 하부면 사이에 배치되는 방열부재를 포함하고, 상기 몸체는 상기 방열부재와 상기 제3전극 사이에 배치되는 제1세라믹층 및 상기 방열부재와 상기 복수개의 패드 사이에 배치되는 제2세라믹층;을 포함하고, 상기 방열부재는 상기 제3전극의 하부에 배치되는 제1방열부 및 상기 제1방열부의 하부에 배치되는 제2방열부를 포함하고, 상기 제1방열부의 폭은 상기 제3전극의 폭과 동일하거나 크고, 상기 제2방열부의 폭은 상기 제3전극의 폭보다 작고, 상기 제1세라믹층 및 상기 제2세라믹층의 두께는 상기 방열 부재의 두께의 20% 이하인 반도체 소자 패키지를 개시한다.