1 2 ERROR CHECKING FOR PRIMARY SIGNAL TRANSMITTED BETWEEN FIRST AND SECOND CLOCK DOMAINS

Provided are an apparatus and method for transmitting a signal between two clock domains in which at least one of phase and frequency of clock signals in the two block domains is misaligned. According to the present invention, the apparatus comprises a first primary interface and a first redundant interface in a first clock domain for receiving a primary signal and a first check signal, respectively, and a second primary interface and a second redundant interface in a second clock domain for outputting the primary signal and a second redundant signal, respectively. The primary and check signals are separated by a predetermined time delay, and a second check signal is generated in the second clock domain based on the primary signal. A check circuit is configured to, in the second clock domain, perform an error check procedure based on the two check signals and provide the second check signal to the second redundant interface. 2개의 클록 도메인에서 클록 신호들의 위상과 주파수 중 적어도 하나가 오정렬되는 상기 2개의 클록 도메인간에 신호들을 송신하는 장치 및 방법. 이 장치는, 주요 신호와 제1 체크 신호를 각각 수신하는 제1 클록 도메인에서의 제1 주요 인터페이스 및 제1 여분의 인터페이스와, 상기 주요 신호와 제2 여분의 신호를 각각 출력하는 제2 클록 도메인에서 제2 주요 인터페이스 및 제2 여분의 인터페이스를 구비한다. 상기 주요 신호와 상기 체크 신호들은 소정의 시간 지연만큼 차이가 두어져 있고, 제2 체크 신호는 상기 주요 신호에 근거하여 상기 제2 클록 도메인에서 발생된다. 체크 회로는, 상기 제2 클록 도메인에서, 상기 2개의 체크 신호에 근거한 에러 체크 과정을 수행하고, 상기 제2 체크 신호를 상기 제2 여분의 인터페이스에 제공하도록 구성된다.