MEMORY DEVICE

A memory device according to an embodiment of the present invention may include a page buffer part which includes a plurality of latches for latching each of a plurality of dummy data of selected memory cells according to a plurality of dummy signals provided to the word line of the selected memory cells, and control logic which compares the count value of a first count latch among the plurality of latches with a reference count value, determines whether a second count latch different from the first count latch is counted according to a comparison result, and corrects the level of a read signal provided to the word line of the selected memory cells during a read operation. It is possible to correct the level of the read signal according to a calculated degradation. 본 발명의 일 실시예에 따른 메모리 장치는, 선택된 메모리 셀들의 워드라인으로 제공되는 복수의 더미 신호들에 따라 선택된 메모리 셀들의 복수의 더미 데이터들 각각을 래치하는 복수의 래치들을 포함하는 페이지 버퍼부, 및 상기 복수의 래치들 중 1차 카운트 래치의 카운트 값을 기준 카운트 값과 비교하고, 비교 결과에 따라, 상기 1차 카운트 래치와 다른 2차 카운트 래치의 카운트 여부를 결정하여, 리드 동작시, 상기 선택된 메모리 셀들의 워드라인으로 제공되는 리드 신호의 레벨을 보정하는 제어 로직을 포함할 수 있다.