선택 가능한 주파수 및 듀티 사이클을 갖는 주파수 분주기

주파수 분주기 시스템 및 방법은 분할-제수 주파수 분주기 모듈을 포함한다. 분할-제수 주파수 분주기 모듈은 클록 신호를 수신하고 제 1 제수 및 제 2 제수에 기초하여 출력 신호를 생성한다. 클록 신호 및 출력 신호 각각은 각각의 주파수 및 펄스 폭에 의해 특징 지워지는 직사각형 파형을 갖는다. 출력 신호의 주파수는 클록 신호의 주파수의 선택 가능한 정수 분수이며, 출력 신호의 주파수는 제 1 및 제 2 제수의 합에 기초하여 선택된다. 출력 신호의 펄스폭은 선택가능한 정수 개수의 클록 사이클들이고, 출력 신호의 펄스폭은 제 1 제수...

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1. Verfasser: GEISS RICHARD
Format: Patent
Sprache:kor
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Beschreibung
Zusammenfassung:주파수 분주기 시스템 및 방법은 분할-제수 주파수 분주기 모듈을 포함한다. 분할-제수 주파수 분주기 모듈은 클록 신호를 수신하고 제 1 제수 및 제 2 제수에 기초하여 출력 신호를 생성한다. 클록 신호 및 출력 신호 각각은 각각의 주파수 및 펄스 폭에 의해 특징 지워지는 직사각형 파형을 갖는다. 출력 신호의 주파수는 클록 신호의 주파수의 선택 가능한 정수 분수이며, 출력 신호의 주파수는 제 1 및 제 2 제수의 합에 기초하여 선택된다. 출력 신호의 펄스폭은 선택가능한 정수 개수의 클록 사이클들이고, 출력 신호의 펄스폭은 제 1 제수 및 제 2 제수 중 적어도 하나에 기초하여 선택된다. A frequency divider system and method includes a split-divisor frequency divider module. The split-divisor frequency divider module receives a clock signal and generates an output signal based on a first divisor and a second divisor. The clock signal and output signal each have rectangular waveforms characterized by a respective frequency and pulse width. The frequency of the output signal is a selectable integer fraction of the frequency of the clock signal, the frequency of the output signal being selected based on a sum of the first and second divisors. The pulse width of the output signal is a selectable integer number of clock cycles, the pulse width of the output signal being selected based on at least one of the first divisor and the second divisor.