SEMICONDUCTOR DEVICE DESIGN METHOD AND SYSYEM

Provided are a method for designing a semiconductor device and a system for the same. The system for designing a semiconductor device comprises: a processor; a storage for storing physical information used for automated designing of an integrated circuit (IC), wherein the physical information includes information on a metal layer and a via; and a memory including a Place & Route (P&R) tool (25) executed by the processor to perform automated designing based on the physical information. The metal layer includes a first metal layer, a second metal layer, and a third metal layer formed at different levels. The via includes a first via for connecting the first metal layer and the second metal layer, and a second via for connecting the second metal layer and the third metal layer. The P&R tool adjusts a generation start position of a routing track for any one of the first metal layer and the third layer based on spacing rule information between the first via and the second via and pitch information of the second metal layer. According to the present invention, it is possible to secure a via landing point as much as possible and to minimize detour of a metal route. 반도체 장치의 설계 방법 및 시스템이 제공된다. 반도체 장치의 설계 시스템은, 프로세서; IC(Integerated Circuit)의 자동화 설계에 사용되는 물리적 정보를 저장하되, 상기 물리적 정보는 메탈 레이어 및 비아에 관한 정보를 포함하는 스토리지; 및 상기 프로세서에 의해 실행되어, 상기 물리적 정보에 기반하여 자동화 설계를 수행하는 P&R(Place & Route) 도구(25)를 포함하는 메모리를 포함하고, 상기 메탈 레이어는 서로 다른 레벨에 형성되는 제1 메탈 레이어, 제2 메탈 레이어 및 제3 메탈 레이어를 포함하고, 상기 비아는 상기 제1 메탈 레이어와 상기 제2 메탈 레이어를 연결하기 위한 제1 비아와, 상기 제2 메탈 레이어와 상기 제3 메탈 레이어를 연결하기 위한 제2 비아를 포함하고, 상기 P&R 도구는 상기 제1 비아와 상기 제2 비아 사이의 스페이싱 룰(spacing rule) 정보와 상기 제2 메탈 레이어의 피치 정보에 기초하여 상기 제1 메탈 레이어 및 상기 제3 메탈 레이어 중 어느 하나에 대한 라우팅 트랙(routing track)의 생성 시작 위치를 조정한다.