SEMICONDUCTOR MEMORY DEVICES AND METHODS OF FABRICATING THE SAME

The present invention relates to a semiconductor memory device and a manufacturing method thereof. The semiconductor memory device comprises: a plurality of gates vertically stacked on the upper surface of a substrate; a vertical channel filling a vertical hole which vertically penetrates the plural...

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Bibliographische Detailangaben
Hauptverfasser: KIM, HONG SUK, LEE, SANG HOON, AHN, JAE YOUNG, KIM, SUNG GIL, NOH, JIN TAE, CHOI, JI HOON, KIM, SEUL YE, LEE, SANG SOO
Format: Patent
Sprache:eng ; kor
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Beschreibung
Zusammenfassung:The present invention relates to a semiconductor memory device and a manufacturing method thereof. The semiconductor memory device comprises: a plurality of gates vertically stacked on the upper surface of a substrate; a vertical channel filling a vertical hole which vertically penetrates the plurality of gates; and a memory film provided in the vertical hole and surrounding the vertical channel. The vertical channel comprises: a bracket-shaped lower channel partially filling a recessed region recessed below the upper surface of the substrate; an upper channel vertically extending along the vertical hole and connected to the lower channel; and a connection structure providing a current path between the lower channel and the upper channel, and implementing at a level not higher than the top surface of the substrate. 본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 반도체 메모리 소자는 기판의 상면 상에 수직 적층된 복수개의 게이트들, 상기 복수개의 게이트들을 수직 관통하는 수직홀에 채워진 수직 채널, 그리고 상기 수직홀 내에 제공되고 상기 수직 채널을 감싸는 메모리막을 포함한다. 상기 수직 채널은 상기 기판의 상면 아래로 함몰된 리세스 영역에 일부 채워진 브라켓 형상의 하부 채널, 상기 수직홀을 따라 수직 연장되고 상기 하부 채널과 연결된 상부 채널, 그리고 상기 하부 채널과 상기 상부 채널 사이의 전류 경로를 제공하고, 상기 기판의 상면보다 높지 않은 레벨에서 구현된 연결 구조를 포함한다.