CLOCK DISTRIBUTOR MINIMIZING SKEW

The present invention relates to a clock distributor for minimizing a skew phenomenon even if a slightly different voltage is applied. Specifically, the present invention relates to a clock distributor for generating and distributing a clock signal on an integrated circuit, including: a plurality of chips for generating the clock signal; a voltage source for applying a voltage to at least two chips; and a skew suppression unit for reducing a skew phenomenon between a plurality of clock signals generated in the plurality of chips. The skew suppression unit is a clock bus line for connecting the plurality of chips. Accordingly, the present invention can minimize an error due to a clock skew and an asynchronous operation. 본 발명은, 다소 차이가 나는 전압이 인가되더라도 스큐 현상이 최소화될 수 있는 클럭분배기에 관한 것이다. 구체적으로 본 발명은, 집적회로 상에서 클럭 신호를 생성하고 분배하는 클럭분배기에 있어서, 클럭 신호를 생성하는 복수 개의 칩, 상기 적어도 두 개의 칩에 전압을 인가하기 위한 전압 소스, 및 상기 복수 개의 칩에서 생성되는 복수 개의 클럭 신호들간의 스큐(skew) 현상을 저감시키기 위한 스큐억제부,를 포함하되, 상기 스큐억제부는 상기 복수 개의 칩 사이를 서로 연결하는 클럭 버스 라인인 것을 특징으로 하는, 클럭분배기에 관한 것이다.