LOGIC BLOCK ARCHITECTURE FOR PROGRAMMABLE GATE ARRAY

FPGA 에 대한 프로그래밍가능 로직 블록은 2 개의 룩업 테이블들 (LUT)(41, 44) 을 포함한다. 이들 LUT들 (41, 44) 에 대한 구성 정보는, LUT 기능성을 자체적으로 통합하는 프로그래밍가능 제어기 (43) 에 의해 제공된다. LUT 기능성의 이러한 중간 층은 초기화 모드 동안 실행된 세팅들에 기초하여, 동작 모드에서 일차 LUT들 (41, 44) 의 거동을 프로그래밍가능하게 제어하기 위한 수단을 제공한다. 특정 실시형태들은 또한, 일차 LUT들의 프로그래밍가능한 거동과 함께, 가산기들, 멀티플렉서들, 패리티 및 확장된 LUT 및 멀티플렉서 기능들을 포함하여 다수의 공통의 로직 기능들을 효율적으로 구현하기 위한 수단을 제공하는, 로직 회로 (35) 를 통합한다. 그러한 프로그래밍가능한 로직 블록을 포함하는 FPGA 를 프로그래밍하기 위한 방법 및 대응하는 데이터 스트림이 또한 기술된다. A programmable logic block for a FPGA comprises two Lookup Tables (LUT) 41, 44. The configuration information for these LUTs 41, 44 is provided by a programmable controller 43, which itself incorporates LUT functionality. This intermediate layer of LUT functionality provides means to programmatically control the behaviour of the primary LUTs 41, 44 in an operational mode, on the basis of settings made during an initialization mode. Certain embodiments also incorporate a Logic circuit 35, which together with the programmable behaviour of the Primary LUTs provides means for efficiently implementing a number of common logic functions including adders, multiplexers, parity and extended LUT and Multiplexer functions. A method for programming an FPGA comprising such a programmable logic block and a corresponding data stream is also described.