METHOD OF FORMING PATTERNS AND SEMICONDUCTOR
The present invention relates to a pattern forming method which comprises the following steps: providing a material layer on a substrate; forming an organic planarization layer on the material layer; forming a silicon-containing thin film layer on the organic planarization layer; forming an inductiv...
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Format: | Patent |
Sprache: | eng ; kor |
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creator | HAN, KWEN WOO SEO, JIN WOO KOO, YOON YOUNG NOH, KUN BAE KIM, JIN GYO JANG, JUN YOUNG YUN, HUI CHAN KWAK, TAEK SOO |
description | The present invention relates to a pattern forming method which comprises the following steps: providing a material layer on a substrate; forming an organic planarization layer on the material layer; forming a silicon-containing thin film layer on the organic planarization layer; forming an inductive self-assembly thin film layer by a directed self-assembly (DSA) process on the silicon-containing thin film layer; removing a portion of the inductive self-assembly thin film layer to form a pattern layer including a plurality of first patterns; selectively removing the organic planarization layer and the silicon-containing thin film layer using the pattern layer as a mask to form a trench; filling the trench with a filler including a silicon-containing polymer and a solvent, and curing the same; removing the organic planarization layer and the silicon-containing thin film layer while remaining a region filled with the filler; and selectively removing the material layer using the region filled with the filler as the mask. The content of the silicon-containing polymer is 1 to 10 wt% with respect to the filler. According to the present invention, a resolution and critical dimension of a pattern can be improved.
패턴 형성 방법에 관한 것으로, 기판 위에 재료 층을 제공하는 단계, 상기 재료 층 위에 유기 평탄화 층을 형성하는 단계, 상기 유기 평탄화 층 위에 규소 함유 박막 층을 형성하는 단계, 상기 규소 함유 박막층 위에 유도 자기 조립(DSA, directed self-assembly) 공정에 의해 유도자기조립 박막 층을 형성하는 단계, 상기 유도자기조립 박막 층의 일부를 제거하여 복수의 제1 패턴을 포함하는 패턴 층을 형성하는 단계, 상기 패턴 층을 마스크로 하여 상기 유기 평탄화 층 및 상기 규소 함유 박막 층을 선택적으로 제거하여 트렌치를 형성하는 단계, 상기 트렌치를 규소 함유 중합체 및 용매를 포함하는 충전재로 매립한 후 경화하는 단계, 상기 충전재가 매립된 영역을 남기고 상기 유기 평탄화 층 및 상기 규소 함유 박막 층을 제거하는 단계, 그리고 상기 충전재가 매립된 영역을 마스크로 하여 상기 재료 층을 선택적으로 제거하는 단계를 포함하고 상기 규소 함유 중합체의 함량은 상기 충전재에 대하여 1 중량% 내지 10 중량%인 패턴 형성 방법을 제공한다. |
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패턴 형성 방법에 관한 것으로, 기판 위에 재료 층을 제공하는 단계, 상기 재료 층 위에 유기 평탄화 층을 형성하는 단계, 상기 유기 평탄화 층 위에 규소 함유 박막 층을 형성하는 단계, 상기 규소 함유 박막층 위에 유도 자기 조립(DSA, directed self-assembly) 공정에 의해 유도자기조립 박막 층을 형성하는 단계, 상기 유도자기조립 박막 층의 일부를 제거하여 복수의 제1 패턴을 포함하는 패턴 층을 형성하는 단계, 상기 패턴 층을 마스크로 하여 상기 유기 평탄화 층 및 상기 규소 함유 박막 층을 선택적으로 제거하여 트렌치를 형성하는 단계, 상기 트렌치를 규소 함유 중합체 및 용매를 포함하는 충전재로 매립한 후 경화하는 단계, 상기 충전재가 매립된 영역을 남기고 상기 유기 평탄화 층 및 상기 규소 함유 박막 층을 제거하는 단계, 그리고 상기 충전재가 매립된 영역을 마스크로 하여 상기 재료 층을 선택적으로 제거하는 단계를 포함하고 상기 규소 함유 중합체의 함량은 상기 충전재에 대하여 1 중량% 내지 10 중량%인 패턴 형성 방법을 제공한다.</description><language>eng ; kor</language><subject>BASIC ELECTRIC ELEMENTS ; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR ; ELECTRICITY ; SEMICONDUCTOR DEVICES</subject><creationdate>2018</creationdate><oa>free_for_read</oa><woscitedreferencessubscribed>false</woscitedreferencessubscribed></display><links><openurl>$$Topenurl_article</openurl><openurlfulltext>$$Topenurlfull_article</openurlfulltext><thumbnail>$$Tsyndetics_thumb_exl</thumbnail><linktohtml>$$Uhttps://worldwide.espacenet.com/publicationDetails/biblio?FT=D&date=20180711&DB=EPODOC&CC=KR&NR=20180079972A$$EHTML$$P50$$Gepo$$Hfree_for_read</linktohtml><link.rule.ids>230,308,776,881,25543,76294</link.rule.ids><linktorsrc>$$Uhttps://worldwide.espacenet.com/publicationDetails/biblio?FT=D&date=20180711&DB=EPODOC&CC=KR&NR=20180079972A$$EView_record_in_European_Patent_Office$$FView_record_in_$$GEuropean_Patent_Office$$Hfree_for_read</linktorsrc></links><search><creatorcontrib>HAN, KWEN WOO</creatorcontrib><creatorcontrib>SEO, JIN WOO</creatorcontrib><creatorcontrib>KOO, YOON YOUNG</creatorcontrib><creatorcontrib>NOH, KUN BAE</creatorcontrib><creatorcontrib>KIM, JIN GYO</creatorcontrib><creatorcontrib>JANG, JUN YOUNG</creatorcontrib><creatorcontrib>YUN, HUI CHAN</creatorcontrib><creatorcontrib>KWAK, TAEK SOO</creatorcontrib><title>METHOD OF FORMING PATTERNS AND SEMICONDUCTOR</title><description>The present invention relates to a pattern forming method which comprises the following steps: providing a material layer on a substrate; forming an organic planarization layer on the material layer; forming a silicon-containing thin film layer on the organic planarization layer; forming an inductive self-assembly thin film layer by a directed self-assembly (DSA) process on the silicon-containing thin film layer; removing a portion of the inductive self-assembly thin film layer to form a pattern layer including a plurality of first patterns; selectively removing the organic planarization layer and the silicon-containing thin film layer using the pattern layer as a mask to form a trench; filling the trench with a filler including a silicon-containing polymer and a solvent, and curing the same; removing the organic planarization layer and the silicon-containing thin film layer while remaining a region filled with the filler; and selectively removing the material layer using the region filled with the filler as the mask. The content of the silicon-containing polymer is 1 to 10 wt% with respect to the filler. According to the present invention, a resolution and critical dimension of a pattern can be improved.
패턴 형성 방법에 관한 것으로, 기판 위에 재료 층을 제공하는 단계, 상기 재료 층 위에 유기 평탄화 층을 형성하는 단계, 상기 유기 평탄화 층 위에 규소 함유 박막 층을 형성하는 단계, 상기 규소 함유 박막층 위에 유도 자기 조립(DSA, directed self-assembly) 공정에 의해 유도자기조립 박막 층을 형성하는 단계, 상기 유도자기조립 박막 층의 일부를 제거하여 복수의 제1 패턴을 포함하는 패턴 층을 형성하는 단계, 상기 패턴 층을 마스크로 하여 상기 유기 평탄화 층 및 상기 규소 함유 박막 층을 선택적으로 제거하여 트렌치를 형성하는 단계, 상기 트렌치를 규소 함유 중합체 및 용매를 포함하는 충전재로 매립한 후 경화하는 단계, 상기 충전재가 매립된 영역을 남기고 상기 유기 평탄화 층 및 상기 규소 함유 박막 층을 제거하는 단계, 그리고 상기 충전재가 매립된 영역을 마스크로 하여 상기 재료 층을 선택적으로 제거하는 단계를 포함하고 상기 규소 함유 중합체의 함량은 상기 충전재에 대하여 1 중량% 내지 10 중량%인 패턴 형성 방법을 제공한다.</description><subject>BASIC ELECTRIC ELEMENTS</subject><subject>ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR</subject><subject>ELECTRICITY</subject><subject>SEMICONDUCTOR DEVICES</subject><fulltext>true</fulltext><rsrctype>patent</rsrctype><creationdate>2018</creationdate><recordtype>patent</recordtype><sourceid>EVB</sourceid><recordid>eNrjZNDxdQ3x8HdR8HdTcPMP8vX0c1cIcAwJcQ3yC1Zw9HNRCHb19XT293MJdQ7xD-JhYE1LzClO5YXS3AzKbq4hzh66qQX58anFBYnJqXmpJfHeQUYGhhYGBuaWluZGjsbEqQIAMXcmNA</recordid><startdate>20180711</startdate><enddate>20180711</enddate><creator>HAN, KWEN WOO</creator><creator>SEO, JIN WOO</creator><creator>KOO, YOON YOUNG</creator><creator>NOH, KUN BAE</creator><creator>KIM, JIN GYO</creator><creator>JANG, JUN YOUNG</creator><creator>YUN, HUI CHAN</creator><creator>KWAK, TAEK SOO</creator><scope>EVB</scope></search><sort><creationdate>20180711</creationdate><title>METHOD OF FORMING PATTERNS AND SEMICONDUCTOR</title><author>HAN, KWEN WOO ; SEO, JIN WOO ; KOO, YOON YOUNG ; NOH, KUN BAE ; KIM, JIN GYO ; JANG, JUN YOUNG ; YUN, HUI CHAN ; KWAK, TAEK SOO</author></sort><facets><frbrtype>5</frbrtype><frbrgroupid>cdi_FETCH-epo_espacenet_KR20180079972A3</frbrgroupid><rsrctype>patents</rsrctype><prefilter>patents</prefilter><language>eng ; kor</language><creationdate>2018</creationdate><topic>BASIC ELECTRIC ELEMENTS</topic><topic>ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR</topic><topic>ELECTRICITY</topic><topic>SEMICONDUCTOR DEVICES</topic><toplevel>online_resources</toplevel><creatorcontrib>HAN, KWEN WOO</creatorcontrib><creatorcontrib>SEO, JIN WOO</creatorcontrib><creatorcontrib>KOO, YOON YOUNG</creatorcontrib><creatorcontrib>NOH, KUN BAE</creatorcontrib><creatorcontrib>KIM, JIN GYO</creatorcontrib><creatorcontrib>JANG, JUN YOUNG</creatorcontrib><creatorcontrib>YUN, HUI CHAN</creatorcontrib><creatorcontrib>KWAK, TAEK SOO</creatorcontrib><collection>esp@cenet</collection></facets><delivery><delcategory>Remote Search Resource</delcategory><fulltext>fulltext_linktorsrc</fulltext></delivery><addata><au>HAN, KWEN WOO</au><au>SEO, JIN WOO</au><au>KOO, YOON YOUNG</au><au>NOH, KUN BAE</au><au>KIM, JIN GYO</au><au>JANG, JUN YOUNG</au><au>YUN, HUI CHAN</au><au>KWAK, TAEK SOO</au><format>patent</format><genre>patent</genre><ristype>GEN</ristype><title>METHOD OF FORMING PATTERNS AND SEMICONDUCTOR</title><date>2018-07-11</date><risdate>2018</risdate><abstract>The present invention relates to a pattern forming method which comprises the following steps: providing a material layer on a substrate; forming an organic planarization layer on the material layer; forming a silicon-containing thin film layer on the organic planarization layer; forming an inductive self-assembly thin film layer by a directed self-assembly (DSA) process on the silicon-containing thin film layer; removing a portion of the inductive self-assembly thin film layer to form a pattern layer including a plurality of first patterns; selectively removing the organic planarization layer and the silicon-containing thin film layer using the pattern layer as a mask to form a trench; filling the trench with a filler including a silicon-containing polymer and a solvent, and curing the same; removing the organic planarization layer and the silicon-containing thin film layer while remaining a region filled with the filler; and selectively removing the material layer using the region filled with the filler as the mask. The content of the silicon-containing polymer is 1 to 10 wt% with respect to the filler. According to the present invention, a resolution and critical dimension of a pattern can be improved.
패턴 형성 방법에 관한 것으로, 기판 위에 재료 층을 제공하는 단계, 상기 재료 층 위에 유기 평탄화 층을 형성하는 단계, 상기 유기 평탄화 층 위에 규소 함유 박막 층을 형성하는 단계, 상기 규소 함유 박막층 위에 유도 자기 조립(DSA, directed self-assembly) 공정에 의해 유도자기조립 박막 층을 형성하는 단계, 상기 유도자기조립 박막 층의 일부를 제거하여 복수의 제1 패턴을 포함하는 패턴 층을 형성하는 단계, 상기 패턴 층을 마스크로 하여 상기 유기 평탄화 층 및 상기 규소 함유 박막 층을 선택적으로 제거하여 트렌치를 형성하는 단계, 상기 트렌치를 규소 함유 중합체 및 용매를 포함하는 충전재로 매립한 후 경화하는 단계, 상기 충전재가 매립된 영역을 남기고 상기 유기 평탄화 층 및 상기 규소 함유 박막 층을 제거하는 단계, 그리고 상기 충전재가 매립된 영역을 마스크로 하여 상기 재료 층을 선택적으로 제거하는 단계를 포함하고 상기 규소 함유 중합체의 함량은 상기 충전재에 대하여 1 중량% 내지 10 중량%인 패턴 형성 방법을 제공한다.</abstract><oa>free_for_read</oa></addata></record> |
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