SEMICONDUCTOR MEMORY DEVICE

The present disclosure includes a laminated structure including a plurality of insulating films and a plurality of gate electrodes alternately located on a substrate; a lower semiconductor pattern protruding from the upper surface of the substrate; a vertical insulation pattern extended in a direction perpendicular to the substrate and passing through the laminated structure; and a vertical channel pattern located on the inner side surface of the vertical insulating pattern and in contact with the lower semiconductor pattern. The upper part of the lower semiconductor pattern includes a recess region including a curved profile. In the recess region, the lower outer surface of the vertical channel pattern touches the lower semiconductor pattern along the curved surface of the recess region. The reliability of the semiconductor memory device can be improved. 본 기재는 기판 위에 교번하여 위치하는 복수의 절연막 및 복수의 게이트 전극을 포함하는 적층 구조체; 상기 기판의 상부면으로부터 돌출된 하부 반도체 패턴; 상기 기판에 대한 수직 방향으로 연장되어 상기 적층 구조체를 관통하는 수직 절연 패턴; 및 상기 수직 절연 패턴의 내측면에 위치하며 상기 하부 반도체 패턴과 접촉하는 수직 채널 패턴을 포함하고, 상기 하부 반도체 패턴의 상부는 곡면 형태의 프로파일을 포함하는 리세스 영역을 포함하고, 상기 리세스 영역에서, 상기 수직 채널 패턴의 하부의 외측면은 상기 리세스 영역의 곡면을 따라 상기 하부 반도체 패턴과 접촉한다.