Delay locked loop circuit and integrated circuit comprising thereof

Disclosed are a delay locked loop (DLL) circuit and an integrated circuit comprising the same. According to an embodiment of the present invention, the DLL circuit comprises: a preprocessing circuit for generating first and second pulse signals having a phase difference of s/2 times (s is a positive integer) of one clock cycle of an input clock signal; a delay line for receiving the first pulse signal and generating a delay signal by delaying the first pulse signal as much as a delayed amount according to a selection value; a phase detector for receiving the delay signal and a second pulse signal and detecting a phase difference of the delayed signal and the second pulse signal; and a control logic for controlling the selection value so that the delay signal is synchronized to the second pulse signal based on the detected phase difference from the phase detector. Therefore, the control logic is simplified, an unintended harmonic lock is prevented, and the DLL circuit operating with low power is provided. 지연 동기 루프 회로 및 지연 동기 루프 회로를 포함하는 집적 회로가 개시된다. 본 개시의 실시예에 따른 지연 동기 루프 회로는, 입력 클럭 신호를 기초로, 상기 입력 클럭 신호의 한 클럭 주기의 s/2 배(s는 양의 정수)만큼의 위상차를 갖는 제1 펄스 신호 및 제2 펄스 신호를 생성하는 전처리 회로, 상기 제1 펄스 신호를 수신하고, 상기 제1 펄스 신호를 선택값에 따른 지연량만큼 지연시켜 지연 신호를 생성하는 지연 라인, 상기 지연 신호 및 상기 제2 펄스 신호를 수신하고, 상기 지연 신호 및 상기 제2 펄스 신호의 위상차를 검출하는 위상 검출기 및 상기 위상 검출기에서 검출된 위상차를 기초로, 상기 지연 신호가 상기 제2 펄스 신호에 동기되도록 상기 선택값을 조절하는 제어 로직을 포함한다.