통합 회로들 사이에서의 통신

시리얼, 반-이중 시작/정지 이벤트 검출 회로는 입력으로서 시리얼 클록 입력을 취하며 정지 이벤트를 나타내는 정지 신호 출력(10)을 발생시키는 시리얼 데이터 입력에 의해 클록킹되는 정지 검출 플립-플롭(18)을 포함한다. 시리얼 데이터 입력의 반전된 사본에 의해 클록킹되는, 시작 검출 플립-플롭(20)은 입력으로서 시리얼 클록 입력을 취하며 시작 이벤트를 나타내는 시작 신호 출력(12)을 발생시킨다. 시리얼 클록 입력의 반전된 사본에 의해 클록킹된, 제 1 버퍼 플립-플롭(22)은 입력으로서 시작 신호 출력을 취하며 제 1 지연된 시작 신호 출력을 발생시킨다. 유사하게, 시리얼 클록 입력에 의해 클록킹된, 제 2 버퍼 플립-플롭(24)은 입력으로서 제 1 지연된 시작 신호 출력을 취하며 제 2 지연된 시작 신호 출력(14)을 발생시킨다. 제 2 지연된 시작 신호 출력은 상기 정지 검출, 시작 검출 또는 제 1 버퍼 플립-플롭들 중 적어도 하나를 리셋한다. A serial, half-duplex start/stop event detection circuit comprises a stop detection flip-flop clocked by a serial data input that takes a serial clock input as an input and generates a stop signal output indicative of a stop event. A start detection flip-flop, clocked by an inverted copy of the serial data input, takes the serial clock input as an input and generates a start signal output indicative of a start event. A first buffer flip-flop, clocked by an inverted copy of the serial clock input, takes the start signal output as an input and generates a first delayed start signal output. Similarly, a second buffer flip-flop, clocked by the serial clock input, takes the first delayed start signal output as an input and generates a second delayed start signal output. The second delayed start signal output resets at least one of said stop detection, start detection or first buffer flip-flops.