PHY PLL SHARED CONTROL OF A PHASE LOCKED LOOP PLL FOR A MULTI-PORT PHYSICAL LAYER PHY

멀티-포트 물리 계층 (PHY) 에 대한 위상 록킹 루프 (PLL) 의 공유된 제어를 위한 방법들 및 시스템들이 개시된다. 일 양태에 있어서, 중재 로직 회로는 위상 록킹 루프 (PLL) 를 공유하는 멀티-포트 PHY 의 포트들에 커플링된다. 공유된 PLL 이 리셋될 것이라는 표시를 수신할 시, 중재 로직 회로는 PLL 을 공유하는 다른 포트들에게, 공유된 PLL 의 임의의 리셋이 그 동작들에서 최소의 영향을 주거나 영향을 주지 않을 상태로 진입하도록 명령한다. 이러한 방식으로, 멀티-포트 PHY 를 포함한 집적 회로 (IC) 는 그 포트들의 일부 또는 모두에 대해 클록 신호를 제공하기 위해 오직 하나의 PLL 및 관련 클록 생성 로직으로 구성될 수도 있고, 따라서, 그 반도체 면적 및 전력 소비를 감소시킬 수도 있다. 더욱이, 멀티-포트 PHY 의 포트들은 서로로부터 독립적으로 동작하여, 공유된 PLL 을 갖는 것과 연관된 임의의 구성 및/또는 상호 운용성 문제들을 제거할 수도 있다. Methods and systems for shared control of a phase locked loop (PLL) for a multi-port physical layer (PHY) are disclosed. In one aspect, an arbitration logic circuit is coupled to ports of a multi-port PHY sharing a phase locked loop (PLL). Upon receiving an indication that the shared PLL is to be reset, the arbitration logic circuit commands the ports sharing the PLL to enter a state in which any reset of the shared PLL would have minimal or no effect in their operations. In this manner, an integrated circuit (IC) including a multi-port PHY may be configured with only one PLL and associated clock generating logic to provide a clock signal for some or all of its ports, thus reducing its semiconductor area and power consumption. Furthermore, the ports of the multi-port PHY may operate independently from each other obviating any configuration and/or interoperability problems associated with having a shared PLL.