INSULATED GATE BIPOLAR TRANSISTOR

0.5um 깊이로 형성된 P+컬랙터 층; 상기 P+컬랙터 층의 상부에 100um 깊이로 형성된 N_drift 층; 상기 N_drift 층 상부 표면에 3.5um 깊이로 형성된 P_base 층; 상기 P_base 층 상부 표면에 0.8um 깊이로 형성된 P+ 층; 상기 P_base 층 상부에 1um 폭을 갖는 N+ 층; 및 상기 N_drift 층 상부에 4um 폭을 갖는 게이트 층 을 포함하는 절연 게이트 바이폴라 트랜지스터가 개시된다....

Ausführliche Beschreibung

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Bibliographische Detailangaben
Hauptverfasser:	CHUNG, HUN SUK, LEE, JUNE HWAN, KANG, EY GOO, CHO, HAN JIN
Format:	Patent
Sprache:	eng ; kor
Schlagworte:	BASIC ELECTRIC ELEMENTS ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR ELECTRICITY SEMICONDUCTOR DEVICES
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Beschreibung
Zusammenfassung:	0.5um 깊이로 형성된 P+컬랙터 층; 상기 P+컬랙터 층의 상부에 100um 깊이로 형성된 N_drift 층; 상기 N_drift 층 상부 표면에 3.5um 깊이로 형성된 P_base 층; 상기 P_base 층 상부 표면에 0.8um 깊이로 형성된 P+ 층; 상기 P_base 층 상부에 1um 폭을 갖는 N+ 층; 및 상기 N_drift 층 상부에 4um 폭을 갖는 게이트 층 을 포함하는 절연 게이트 바이폴라 트랜지스터가 개시된다.