Method for fabricating semiconductor device

The present invention provides a method for fabricating a semiconductor device. The method for fabricating a semiconductor device comprises: providing a substrate including a first to a third region; forming a first transistor including a first gate electrode having a first height and a first interlayer insulation film having the first height on the first region, and having a first threshold voltage; forming a second transistor including a second gate electrode having a second height smaller than the first height and a second interlayer insulation film having the second height on the second region, and having a second threshold voltage lower than the first threshold voltage; forming a third interlayer insulation film having the first height on the third region; and flattening the first transistor, the second transistor, and the third interlayer insulation film. The substrate includes a first and a second part. An etching rate of the first part is higher than an etching rate of the second part. The etching rates are inversely proportional to a density of a gate electrode, a width of the gate electrode, and a ratio of the first transistor to the second transistor. The gate electrode includes the first electrode and the second gate electrode. The part includes the first and the second part. The third region is positioned in the first part. 반도체 장치 제조 방법이 제공된다. 상기 반도체 장치 제조 방법은 제1 내지 제3 영역을 포함하는 기판을 제공하고, 상기 제1 영역 상에 제1 높이를 갖는 제1 게이트 전극과 상기 제1 높이를 갖는 제1 층간 절연막을 포함하고, 제1 문턱 전압을 갖는 제1 트랜지스터를 형성하고, 상기 제2 영역 상에 상기 제1 높이 보다 작은 제2 높이를 갖는 제2 게이트 전극과 상기 제2 높이를 갖는 제2 층간 절연막을 포함하고, 상기 제1 문턱 전압보다 낮은 제2 문턱 전압을 갖는 제2 트랜지스터를 형성하고, 상기 제3 영역 상에 상기 제1 높이를 갖는 제3 층간 절연막을 형성하고, 상기 제1 트랜지스터, 상기 제2 트랜지스터 및 상기 제3 층간 절연막을 평탄화하는 것을 포함하되, 상기 기판은 제1 및 제2 파트를 포함하고, 상기 제1 파트의 식각율은 상기 제2 파트의 식각율보다 높되, 상기 식각율은 게이트 전극의 밀도, 게이트 전극의 폭, 상기 제1 트랜지스터 대비 상기 제2 트랜지스터의 비율 및 파트의 면적과 반비례하고, 상기 게이트 전극은 상기 제1 및 제2 게이트 전극을 포함하고, 상기 파트는 상기 제1 및 제2 파트를 포함하고, 상기 제3 영역은 상기 제1 파트 내에 위치한다.