SEMICONDCUTOR DEVICE AND MANUFACTURING METHOD FOR THE SAME

A method for manufacturing a semiconductor device according to an embodiment of the present invention comprises the steps of: forming split gate structures including a floating gate electrode layer and a control gate electrode layer in a cell region of a substrate including the cell region and a logic region adjacent to the cell region; sequentially forming a first gate insulating film and a metal gate film in the logic region and the cell region; removing the metal gate film from at least a portion of the cell region and the logic region; forming a second gate insulating film on the first gate insulating film from which the metal gate film has been removed; forming a gate electrode film on the logic region and the cell region; and forming a plurality of memory cell elements disposed in the cell region and a plurality of circuit elements disposed in the logic region by patterning the first and second gate insulating films, the gate electrode film, and a residue of the metal gate film. Therefore, a gate leakage phenomenon may be efficiently prevented or lessened and at the same time, an electrical short phenomenon that may be caused by the metal gate layer in the memory cell device and a data retention error may be prevented or lessened. 본 발명의 실시 형태에 따른 반도체 장치의 제조 방법은, 셀 영역, 및 상기 셀 영역에 인접한 로직 영역을 포함하는 기판에서, 상기 기판의 상기 셀 영역에 플로팅 게이트 전극층 및 제어 게이트 전극층을 갖는 스플릿 게이트(split gate) 구조물을 형성하는 단계, 상기 로직 영역 및 상기 셀 영역에 제1 게이트 절연막과 금속 게이트막을 순차적으로 형성하는 단계, 상기 로직 영역 및 상기 셀 영역의 적어도 일부에서 상기 금속 게이트막을 제거하는 단계, 상기 금속 게이트막이 제거된 상기 제1 게이트 절연막 상에 제2 게이트 절연막을 형성하는 단계, 상기 로직 영역 및 상기 셀 영역에 게이트 전극막을 형성하는 단계, 및 상기 제1 및 제2 게이트 절연막, 상기 게이트 전극막 및 잔존한 상기 금속 게이트막을 패터닝하여 상기 셀 영역에 배치되는 복수의 메모리 셀 소자 및 상기 로직 영역에 배치되는 복수의 회로 소자를 형성하는 단계를 포함한다.