SEMICONDUCTOR INTEGRATED CIRCUIT AND METHOD OF MANUFACTURING THE SAME

The present invention is to provide a semiconductor integrated circuit including a clock latch circuit realized in a small area. The semiconductor integrated circuit includes: first and second active areas; first to fourth gate structures; and first to fourth contacts. The first and second active areas are defined by a device isolation layer formed on a substrate, are individually extended in a first direction, are separated from each other in a second direction substantially perpendicular to the first direction, and are doped with different conductive impurities. The first and third gate structures are separated from each other in the first direction, are individually extended in the second direction, and are formed on the first active area and on a first section of the device isolation layer between the first and second active areas, respectively. The second and fourth gate structures are separated from each other in the first direction, are individually extended in the second direction, are formed on the second active area and the first section of the device isolation layer, respectively, and are separated from each other while facing the first gate structure and the third gate structure, respectively, in the second direction. The first to fourth contacts are formed on first to fourth gate structure portions, respectively, formed on the first section of the device isolation layer. The first and fourth contacts are electrically connected to each other while the second and third contacts are electrically connected to each other. The first and third contacts are separated from the first active area by a distance which is substantially identical to each other in the second direction while the second and fourth contacts are separated from the second active area by a distance which is substantially identical to each other in the second direction. 반도체 집적 회로는 제1 및 제2 액티브 영역들, 제1 내지 제4 게이트 구조물들, 및 제1 내지 제4 콘택들을 포함한다. 제1 및 제2 액티브 영역들은 기판 상에 형성된 소자 분리막에 의해 정의되며, 제1 방향으로 각각 연장되고 제1 방향에 실질적으로 수직한 제2 방향으로 서로 이격되며, 서로 다른 도전형의 불순물들로 각각 도핑된다. 제1 및 제3 게이트 구조물들은 제1 방향으로 서로 이격되어 제2 방향으로 각각 연장되며, 제1 액티브 영역, 및 제1 및 제2 액티브 영역들 사이의 소자 분리막의 제1 부분 상에 각각 형성된다. 제2 및 제4 게이트 구조물들은 제1 방향으로 서로 이격되어 제2 방향으로 각각 연장되며, 제2 액티브 영역 및 소자 분리막의 제1 부분 상에 각각 형성되되, 제2 방향을 따라 제1 및 제3 게이트 구조물들과 각각 마주보며 서로 이격된다. 제1 내지 제4 콘택들은 소자 분리막의 제1 부분 상에 형성된 제1 내지 제4 게이트 구조물들 부분 상에 각각 형성된다. 제1 및 제4 콘택들은 서로 전기적으로 연결되고, 제2 및 제3 콘택들을 서로 전기적으로 연결된다. 제1 및 제3 콘택들은 제1 액티브 영역과 제2 방향을 따라 실질적으로 동일한 거리만큼 이격되고, 제2 및 제4 콘택들은