SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME

The present invention relates to a semiconductor element and a manufacturing method thereof. The method includes the steps of: forming a sacrificial gate pattern on a substrate; forming a first spacer exposing an upper part of a side wall of the sacrificial gate pattern on the side wall; covering the side wall of the first spacer on the substrate, and forming a first interlayer insulating film exposing an upper surface of the first spacer, wherein an upper surface of the first interlayer insulating film is lower than the upper surface of the sacrificial gate pattern and higher than the upper surface of the first spacer; and forming a capping insulating pattern covering the upper surface of the first spacer, and extended to the upper surface of the first interlayer insulating film; replacing the sacrificial gate pattern with a gate electrode structure; and forming a second spacer, provided from the capping insulating pattern to be placed between the gate electrode structure and the first interlayer insulating film, on the first spacer. The second spacer is formed of a material having a higher dielectric constant than the first spacer. 본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 기판 상에 희생 게이트 패턴을 형성하는 것, 상기 희생 게이트 패턴의 측벽 상에 상기 측벽의 상부를 노출하는 제1 스페이서를 형성하는 것, 상기 기판 상에 상기 제1 스페이서의 측벽을 덮으며, 상기 제1 스페이서의 상면을 노출하는 제1 층간 절연막을 형성하는 것, 상기 제1 층간 절연막의 상면은 상기 희생 게이트 패턴의 상면보다는 낮고 상기 제1 스페이서의 상면보다는 높게 형성되고, 상기 제1 스페이서의 상면을 덮으며, 상기 제1 층간 절연막의 상면으로 연장되는 캡핑 절연 패턴을 형성하는 것, 상기 희생 게이트 패턴을 게이트 전극 구조체로 교체하는 것 및 상기 캡핑 절연 패턴으로부터 상기 게이트 전극 구조체와 상기 제1 층간 절연막 사이에 제공되는 제2 스페이서를 상기 제1 스페이서 상에 형성하는 것을 포함하되, 상기 제2 스페이서는 상기 제1 스페이서보다 유전 상수가 높은 물질로 형성되는 반도체 소자의 제조 방법이 제공된다.