METROLOGY TARGET IDENTIFICATION, DESIGN AND VERIFICATION

집적 회로 디자인 데이터 블록에서 계측 구조물 식별과, 디자인 룰 검사와, 랜덤 오류를 최소화하는 계측 타겟 구조물의 계층적 디자인과, 계측 타겟 디자인 파일의 계측 디자인 룰 검증을 위한 방법 및 시스템을 포함하는 계측 디자인 및 검증 프레임워크가 제공된다. 인-다이 계측 타겟은 다양한 필터링 방법을 사용하여 식별되고/식별되거나 다이 내부 또는 다이의 외부에서 계층적 구조물로서 디자인된다. 특히, 구조에 있어서 계층적이고, 디자인 룰 검사와 호환 가능한 계측 타겟 디자인 파일이 생성된다. 디자인 룰 검사는 검증 프로세스에서 계층적이면서 보통 반복적인 타겟 디자인을 고려한다. 실제의 타겟 생산에 앞서 룰 위반과 오류를 제거하기 위해 조합될 수 있는 디자인 룰들의 여러 레벨에서 디자인 룰 검사를 사용하여 레이아웃이 검증될 수 있다. A semiconductor fabrication system includes a target design device and a multi-stage fabrication tool configured to fabricate one or more layers of a sample using the fabrication process. The target design device receives metrology design rules associated with a metrology tool in which the metrology design rules include criteria for one or more physical attributes of metrology targets measurable with the metrology tool. The target design device may further receive process design rules associated with a fabrication process in which the process design rules include criteria for determining process stages of the fabrication process required to fabricate structures with selected physical attributes. The target design device may further generate a target design library including a plurality of metrology targets that satisfy the metrology design rules for the metrology tool and the process design rules for the fabrication process, wherein the target design library includes specifications for fabricating the plurality of metrology targets using two or more process stages of the fabrication process based on the process design rules.