TECHNIQUES FOR ENHANCING FRACTURE RESISTANCE OF INTERCONNECTS

비아 밀도를 증대시킴으로써 백엔드(back-end) 상호접속들 및 기타 이러한 상호접속 구조들의 파열 내성을 향상시키는 기술들 및 구조가 개시된다. 증대된 비아 밀도는, 예를 들어, 다이 내의 인접 회로 레이어들의 필러(filler)/더미화된(dummified) 부분(들) 내에 제공될 수 있다. 일부 경우들에서, 상부 회로 레이어의 전기적으로 고립된 (플로팅(floating)) 필러 라인은, 필러 라인들이 교차하는(cross/intersect) 곳에 대응하는 영역에서 하부 회로 레이어의 플로팅 필러 라인 상에 랜딩하는 비아를 포함할 수 있다. 일부 이러한 경우들에서, 상부 회로 레이어의 플로팅 필러 라인은 이러한 비아를 포함하는 듀얼 다마신(dual-damascene) 구조로서 형성될 수 있다. 일부 실시예들에서는, 상부 회로 레이어의 플로팅 필러 라인과 하부 회로 레이어의 충분히 전기적으로 고립된 상호접속 라인 사이에 비아가 유사하게 제공될 수 있다. 이러한 기술들/구조는 다이에 대해 기계적 무결성을 제공하는데 사용될 수 있다. Techniques and structure are disclosed for enhancing fracture resistance of back-end interconnects and other such interconnect structures by increasing via density. Increased via density can be provided, for example, within the filler/dummified portion(s) of adjacent circuit layers within a die. In some cases, an electrically isolated (floating) filler line of an upper circuit layer may include a via which lands on a floating filler line of a lower circuit layer in a region corresponding to where the filler lines cross/intersect. In some such cases, the floating filler line of the upper circuit layer may be formed as a dual-damascene structure including such a via. In some embodiments, a via similarly may be provided between a floating filler line of the upper circuit layer and a sufficiently electrically isolated interconnect line of the lower circuit layer. The techniques/structure can be used to provide mechanical integrity for the die.