Semiconductor device and fabrication method thereof
PURPOSE: A method for fabricating a semiconductor device is provided to improve an insulation characteristic by decreasing parasitic capacitance of an interlayer dielectric, and to embody a high speed device at low fabricating cost by remarkably decreasing the parasitic capacitance while using a con...
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Format: | Patent |
Sprache: | eng ; kor |
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Zusammenfassung: | PURPOSE: A method for fabricating a semiconductor device is provided to improve an insulation characteristic by decreasing parasitic capacitance of an interlayer dielectric, and to embody a high speed device at low fabricating cost by remarkably decreasing the parasitic capacitance while using a conventional interlayer dielectric material. CONSTITUTION: A metal interconnection layer(14) is formed on a lower insulation layer(12) formed on a structure(11) of a semiconductor substrate. The metal interconnection layer is selectively etched to form an adjacent metal interconnection layer wherein a bowing part is formed in the confronting surfaces of the adjacent metal interconnection layer which is an etch surface. An interlayer dielectric(16) is formed on the lower insulation layer, including the adjacent metal interconnection layer wherein an air gap(17) which is an empty space is formed in the interlayer dielectric between the bowing parts. The interlayer dielectric is selectively etched to form a via hole connected to the metal interconnection layer.
층간절연막이 낮은 캐패시턴스를 갖도록 하는 반도체 소자 및 그 제조 방법에 관한 것으로, 그 목적은 금속배선 사이를 절연시키는 절연물질의 커패시턴스를 낮추어 절연특성을 향상시키고, 기존의 TEOS 계열의 산화물을 그대로 사용하면서도 기생 커패시턴스를 줄이는 것이다. 이를 위해 본 발명에서는, 반도체 기판의 구조물 상에 형성된 하부절연막 상에 금속배선층을 형성하는 단계; 금속배선층을 선택적으로 식각하여 이웃하는 금속배선층을 형성하되, 식각면인 이웃하는 금속배선층의 서로 대향하는 면에 각각 만곡부가 형성되도록 식각하는 단계; 이웃하는 금속배선층을 포함하여 하부절연막의 상부 전면에 층간절연막을 형성하되, 만곡부 사이의 층간절연막 내에 빈 공간인 에어갭을 형성하는 단계; 층간절연막을 선택적으로 식각하여 금속배선층과 연결되는 비아홀을 형성하는 단계를 포함하여 반도체 소자를 제조한다. |
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