METHOD OF MANUFACTURE SEMICONDUCTOR DEVICE

PURPOSE: A method for manufacturing a semiconductor device is provided to be capable of increasing the capacitance of a capacitor without the deterioration of integration degree. CONSTITUTION: A silicon growth layer(23) is formed at the predetermined upper portion of a silicon substrate(21). After an N well and a P well is formed at the resultant structure, a gate oxide layer(26) and a polysilicon layer(27) are sequentially formed at the upper portion of the resultant structure. Then, the polysilicon layer and the gate oxide layer are selectively patterned according to the gate and capacitor region. After an LDD(Lightly Doped Drain) ion implantation layer(28) and a tilt ion implantation layer(29) are formed at the resultant structure, a buffer oxide layer(30) and an LDD spacer(31) are formed at both sidewalls of a gate. After a source/drain junction layer(33) is formed at the predetermined portion of the resultant structure, a silicide layer(34) is formed at the upper portion of the gate and the source/drain junction layer. 본 발명은 반도체 소자의 제조 방법에 관한 것으로, 먼저 선택적 성장법을 이용하여 실리콘을 성장시킨 후 평면 모스 캐패시터 및 소자를 구현시키는 공정을 진행하므로써, 웨이퍼 내의 집적도의 저하 없이도 선택적으로 성장된 실리콘의 옆면까지 평면 모스 캐패시터 영역으로 활용할 수 있어 면적 증가를 통한 캐패시터 용량을 증가시킬 수 있다. 이를 위한 본 발명의 반도체 소자의 제조 방법은 실리콘 기판 위에 샬로우 트렌치 분리(STI)막을 형성한 후 절연을 위해 산화막을 형성하는 단계; 상기 산화막이 없는 실리콘 기판 위에 선택적 성장법을 이용하여 실리콘을 성장시켜 실리콘 성장막을 형성하는 단계; 상기 구조물 위에 이온을 주입하여 N 웰 및 P 웰을 형성하는 단계; 상기 구조물 위에 게이트 산화막과 폴리 실리콘막을 형성하는 단계; 상기 게이트 산화막과 폴리 실리콘막을 트랜지스터의 게이트로 사용할 제 1 지역과 평면 캐패시터로 사용할 제 2 지역으로 나누어 동시에 패터닝하되 상기 제 2 지역에서는 상기 실리콘 성장막의 윗쪽면만 아니라 측면까지 상기 게이트 산화막과 폴리 실리콘막이 형성되도록 패터닝하는 단계; 상기 구조물 위에 LDD 이온 및 틸트 이온을 주입하여 LDD 이온주입층 및 틸트 이온주입층을 형성하는 단계; 상기 게이트의 측벽에 버퍼 산화막 및 LDD 스페이서를 형성하는 단계; 상기 구조물 위에 N+/P+ 이온주입 공정을 진행하여 소스/드레인 접합층을 형성하는 단계; 및 상기 구조물 위에 실리사이드막을 형성하기 위한 금속물질막을 형성 한 후 어닐 공정을 실시하여 상기 게이트 및 상기 소스/드레인 접합층 위에 실리사이드막을 형성하는 단계를 구비한 것을 특징으로 한다.