Method for forming metal line of semiconductor device

PURPOSE: A method for forming a metal line of a semiconductor device is provided to be capable of reducing the CD(Critical Dimension) bias of an isolation pattern. CONSTITUTION: After the first metal material layer is formed at the upper portion of a semiconductor substrate(21), a compact pattern(23a) is formed by selectively patterning the first metal material layer. An interlayer dielectric(27b) is formed on the entire surface of the resultant structure. A trench is formed at the predetermined portion of the resultant structure for defining an isolation pattern region by selectively patterning the interlayer dielectric. After the second metal material layer is formed at the upper portion of the resultant structure, an isolation pattern(33) is formed at the inner portion of the trench by carrying out a planarization process at the second metal material layer and the interlayer dielectric. 본 발명은 반도체소자의 금속배선 형성방법에 관한 것으로, 본 발명에 따른 반도체소자의 금속배선 형성 방법은, 반도체기판상에 제1금속물질층을 형성하는 단계; 상기 제1금속물질층을 선택적으로 패터닝하여 밀집한 패턴을 형성하는 단계; 상기 밀집한 패턴을 포함한 반도체기판상에 층간절연막을 형성하는 단계; 상기 밀집한 패턴지역을 제외한 지역에 형성된 층간절연막을 패터닝하여 소자분리패턴을 정의하는 트렌치를 형성하는 단계; 상기 트렌치를 포함한 층간절연막상에 상기 트렌치를 덮는 제2금속물질층을 형성하는 단계; 및 상기 제2금속물질층과 층간 절연막을 평탄화시켜 소자분리 패턴을 형성하는 단계를 포함하여 구성되며, 금속배선에서 소자분리 패턴의 슬로프를 방지할 수 있는 것이다.