Stack Semiconductor Chip Package Having Multiple I/O Pins and Lead Frame Suitable For Use in Such a Stack Semiconductor Chip Package

PURPOSE: A stack semiconductor chip package having multiple I/O pins and lead frame used for the same are provided to increase the capacity of a memory device by using a lead frame without an additional PCB or an additional tape. CONSTITUTION: A stack chip semiconductor package includes the first semiconductor chip(30), the second semiconductor chip(40), and a lead frame. The lead frame includes the first and the second lead groups(50,60) corresponding to the first and the second semiconductor chips and a plurality of external connection terminals. The first and the second semiconductor chips include common electrode pads(32a,42a) and independent electrode pads(32b,42b), respectively. The first and the second lead groups include common leads(52a,62a) and independent leads(52b,62b), respectively. The common leads and the common electrode pads are used for transferring address signals and control signals. The independent leads and the independent electrode pads are used for transferring input/output data to the first and the second semiconductor chips. The common leads are connected to the same external connection terminal since the common lead of the first lead group is commonly connected to the common lead of the second lead group. The independent leads of the first and the second lead groups are connected to the different external connection terminals, respectively. The first and the second semiconductor chips are arrayed symmetrically to each other. 본 발명은 리드 프레임을 사용한 다핀 적층형 패키지 소자 및 리드 프레임 구조에 관한 것으로서, 예컨대 중앙 패드형 메모리 소자 2개와 LOC형 리드 프레임 2매를 이용하여 구현할 수 있다. 본 발명에 따른 적층 패키지 소자는 메모리의 용량과 비트 구성을 2배로 늘릴 수 있다. 패키지 소자에 포함되는 상부 리드 프레임과 하부 리드 프레임을 특수하게 설계하고 반도체 칩의 일부 전극 패드는 패키지 내에서 다른 칩의 전극 패드와 동일한 배열로 한다. 적층 패키지는, 적층된 제1 칩과 제2 칩 및 리드 프레임을 포함하며, 리드 프레임은 제1 칩과 제2 칩에 각각 대응되는 제1, 제2 리드군, 상기 제1, 제2 반도체 칩을 외부와 전기적으로 연결하는 복수의 외부 단자를 포함하며, 제1, 제2 반도체 칩은 각각의 공통 전극 패드와 독립 전극 패드를 포함하고, 제1, 제2 리드군은 각각의 공통 리드와 독립 리드를 포함하며, 공통 리드와 공통 전극 패드는 상기 제1, 제2 반도체 칩에 대한 어드레스 신호와 제어 신호의 전달을 위한 것이며, 상기 독립 리드와 독립 전극 패드는 상기 제1, 제2 반도체 칩 각각에 대한 입출력 데이터의 전달을 위한 것이며, 상기 제1 리드군의 공통 리드는 제2 리드군의 공통 리드와 공통 접속되어 상기 복수의 외부 접속 단자 중 동일한 외부 접속 단자에 각각 연결되고, 상기 제1 리드군의 독립 리드와 제2 리드군의 독립 리드는 상기 복수의 외부 접속 단자 중 서로 다른 외부 접속 단자에 각각 연결되며, 상기 제1, 제2 반도체 칩은 상기 공통 리드를 중심으로 어긋나게 대칭 구조로 배치되어 있는 것을 특징으로 한다. 이러한 본 발명 구성에의하면, 다비트 구성으로 된 별도의 반도체 칩을 개발하지 않고서도 리드 프레임을 사용한 패키지 기술을 통해 새로운 구성의 다비트 반도체 IC 제품을 실현할 수 있다.