Apparatus For compensating timing margin of data communication module using same clock by controlling clock

PURPOSE: An apparatus for controlling and compensating a timing margin of data communication between modules using same clock is provided to obtain data from a stable block in a data transmission and reception process by controlling quantitatively an operating clock portion. CONSTITUTION: A synchronous clock control portion(200) controls clocks of each module and the transmitting and the receiving directions. A synchronous clock generation portion(210) generates a synchronous clock. An unit clock delay portion(220) delays the synchronous clock generated from the synchronous clock generation portion. A plurality of output clock selection portions(230,240) output selectively output clocks of the unit clock delay portion. A synchronous clock control information storage portion(250) receives and stores a synchronous clock control signal and provides the stored synchronous clock control signal. 본 발명은 동일 클럭을 사용하는 모듈간 데이터 통신의 타이밍 마진을 클럭을 조정하여 보상하는 장치에 관한 것이다. 그러므로, 본 발명은 모듈별 클럭 및 송수신 방향을 제어하는 동기 클럭 제어부와; 동기 클럭을 발생시키는 동기 클럭 발생부와; 상기 동기 클럭 발생부로부터 입력된 동기 클럭을 각 상태별로 지연시키는 단위 클럭 지연부와; 상기 단위 클럭 지연부로부터 출력되는 클럭들을 입력받고, 선택적으로 출력하는 출력 클럭 선택부와; 동기 클럭 제어 신호를 입력받아 저장하였다가 상기 출력 클럭 선택부로 제공하는 동기 클럭 제어 정보 저장부로 구성된다. 따라서, 본 발명은 동일 클럭을 사용하는 모듈간 데이터 통신에서 타이밍 상으로 1 클럭 지연이 존재하지 않고 외부의 프로세서로부터 정량적 제어가 가능해지는 효과가 있다.