Circuit for Refreshing of DRAM Micro-controller

PURPOSE: A refresh circuit of micro controller for DRAM is provided to be capable of preventing data loss at a stop mode of operation. CONSTITUTION: A clock divider circuit(22) divides an external clock signal to output the first clock signal, when a system operates at a normal mode. A stop mode control part(23) disables the clock divider circuit so as to stop generating the first clock signal when the system enters a stop mode by interruption of the external clock signal, and then outputs a stop mode flag signal. A refresh control part(24) generates the second clock signal in response to the stop mode flag signal. The refresh control part(24) outputs a refresh signal for enabling a refresh operation in response to the first clock signal at the normal mode. 본 발명은 스탑 모드(Stop Mode)시 디램(DRAM)의 데이터(Data) 손실을 방지하기 위한 디램 마이크로 콘트롤러(Micro-controller)의 리프레쉬 회로에 관한 것으로, 시스템이 정상 모드일 경우 외부 입력 클럭 신호를 분주하여 제1클럭으로출력하는 클럭 분주 회로부와, 상기 외부 입력 클럭 신호 공급이 중단되어 시스템이 스탑 모드가 되면 상기 클럭 분주 회로부를 디스인에이블시어 제1 클럭 발생을중단시키고 스탑 모드 플래그 신호를 출력하는 스탑 모드 제어부와, 상기 스탑 모드 플래그 신호에 따라서 제2클럭을 생성하고 시스템이 정상 모드인 경우에는 상기제１클럭에 의하여 디램의 리프레쉬 동작을 인에이블시키기 위한 디램 리프레쉬 신호를 출력하고 스탑 모드일 경우에는 제２클럭에 의하여 상기 디램 리프레쉬 신호를 출력하는 리프레쉬 제어부를 포함하여 구성된다．