Integrated Circuit chip and manufacturing method thereof and multi chip package

PURPOSE: An IC(Integrated Circuit) having a chip pas formed on a cell region, a method for fabricating the same, and a multi-chip package are provided to reduce a chip size by shortening width of a peripheral region according to immigration of a chip pad. CONSTITUTION: A semiconductor substrate(11) has a peripheral region(Aperi) formed between cell regions(Acell1,Acell2). A chip pad wiring pattern(12) is formed on the semiconductor substrate(11). One end portion of the chip pad wiring pattern(12) is located at the peripheral region(Aperi) formed between cell regions(Acell1,Acell2). The chip pad wiring pattern(12) is formed with a conductive material such as aluminium. A final protection layer(16) is formed on the semiconductor substrate(11) in order to cover the chip pad wiring pattern(12). An interlayer dielectric(13) is formed on the final protection layer(16). A rewiring chip pad(15) is formed on the interlayer dielectric(13). A final insulating layer(18) is formed on the rewiring chip pad(15). 본 발명은 칩 사이즈 감소와 칩 패드 배치 구조에 따른 패키지 제약을 극복하기 위하여 집적회로 칩과 그 제조 방법 및 멀티 칩 패키지에 관한 것이다. 본 발명의 집적회로 칩은 셀 영역과 주변 영역을 갖는 반도체 기판과, 그 반도체 기판 위에 형성된 칩 패드 배선패턴과, 그 칩 패드 배선패턴을 덮는 최종 보호막 및 칩 패드 배선패턴과 접속되어 셀 영역 위에 형성된 재배치 칩 패드를 포함하는 것을 특징으로 한다. 본 발명에 따른 집적회로 칩 제조 방법은, ⒜셀 영역과 주변 영역을 포함하는 반도체 기판에 칩 패드 배선패턴을 형성하고 그 위에 최종보호막을 형성하는 단계와, ⒝최종보호막 위에 반도체 기판을 평탄화 하여 층간절연막을 형성하는 단계와, ⒞칩 패드 배선패턴에 접속되며 층간절연막 위에 패드 재배선 패턴을 형성하는 단계 및 ⒟층간절연막 위에 패드 재배선 패턴을 덮으며 셀 영역 상부의 패드 재배선 패턴 일부를 노출시켜 재배치 칩 패드를 형성하는 최종절연막을 형성하는 단계를 포함하는 것을 특징으로 한다. 또한, 본 발명에 따른 멀티 칩 패키지는 셀 영역 위에 재배치 칩 패드가 형성된 집적회로 칩 복수 개가 기판 또는 리드프레임에 실장된 구조를 갖는 것을 특징으로 한다.