SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SAME

PURPOSE: A semiconductor device is provided to reduce the area of a cell array by decreasing the width of an isolation layer, and to decrease scattering of a coupling ratio in the cell array. CONSTITUTION: The isolation layer(212) is disposed in a predetermined region of a semiconductor substrate, defining a plurality of active regions. A plurality of word lines crosses the upper portion of the active region, in parallel with each other. A plurality of gate patterns are interposed between each word line and each active region. A tunnel oxide layer is interposed between the gate pattern and the active region, in which the gate pattern is self-aligned with the isolation layer. 반도체 장치 및 그 제조방법을 제공한다. 이 장치는 반도체 기판의 소정영역에 복수개의 활성영역을 한정하는 소자분리막이 배치되고, 소자분리막 상부를 복수개의 워드라인이 가로지른다. 각각의 워드라인 및 활성영역 사이에 게이트 패턴이 개재되고, 게이트 패턴 및 활성영역 사이에 터널산화막이 개재된다. 게이트 패턴은 차례로 적층된 부유게이트, 게이트 층간유전막 패턴 및 제어게이트 전극으로 구성되고, 소자분리막과 자기정렬된 측벽을 가진다. 소자분리막과 자기정렬된 측벽을 가지는 게이트 패턴을 형성하는 방법은, 먼저 반도체 기판 상에 게이트 절연막 및 게이트 물질막을 차례로 형성한다. 게이트 물질막 및 게이트 절연막을 차례로 패터닝하여 적어도 하나의 게이트 라인을 형성하고, 게이트 라인, 게이트 절연막 및 반도체 기판을 차례로 패터닝하여 게이트 라인을 가로지르는 트렌치를 형성한다. 마지막으로, 트렌치 내에 절연막을 채움으로써 소자분리막을 형성할 수 있다. 이와 달리, 게이트 물질막, 게이트 절연막 및 반도체 기판을 차례로 패터닝하여 반도체 기판의 소정영역에 적어도 하나의 활성영역을 한정하는 트렌치를 형성하고, 트렌치 내에 절연막을 채워 소자분리막을 형성한다. 이어서, 게이트 물질막 및 게이트 절연막을 차례로 패터닝하여 소자분리막에 자기정렬된 적어도 하나의 게이트 패턴을 형성한다.