Method for forming capacitor in semiconductor device

PURPOSE: A method for fabricating a capacitor of a semiconductor device is provided to reduce fabricating time and cost by performing an etch process for guaranteeing a maximum surface area of the lower electrode of the capacitor only once, and to efficiently improve capacitance by eliminating the need to use an additional etcher. CONSTITUTION: An interlayer dielectric(32) having a contact hole is formed on a semiconductor substrate(31) having a cell transistor. A polysilicon layer is formed on the entire surface to fill the contact hole, and an ion implantation layer is formed in the surface of the polysilicon layer. A process for forming a polysilicon layer and a process for forming an ion implantation layer are repeated on the polysilicon layer. A capacitor lower electrode region is defined on the uppermost polysilicon layer to form a photoresist pattern layer. The polysilicon layer and the ion implantation layer which are alternatively stacked are patterned by using the photoresist pattern layer so that the polysilicon layer is anisotropically etched and the ion implantation layer is isotropically etched to form the capacitor lower electrode. 본 발명은 단순한 공정으로 커패시터 하부 전극의 면적을 증가시켜 커패시터의 용량을 증가시키는데 적당하도록한 반도체 소자의 커패시터 형성 방법에 관한 것으로, 셀 트랜지스터가 형성된 반도체 기판상에 콘택홀을 갖는 층간 절연층을 형성하는 단계;상기 콘택홀이 매립되도록 전면에 폴리 실리콘층을 형성하고 상기 폴리 실리콘층의 표면내에 이온 주입층을 형성하는 단계;상기 상기 폴리실리콘층상에 다른 폴리 실리콘층 형성과 이온 주입층 형성 공정을 반복하는 단계;최상부의 폴리 실리콘층상에 포토레지스트 패턴층을 형성하여 커패시터 하부 전극 영역을 정의하는 단계;상기 포토레지스트 패턴층을 이용하여 교대로 적층된 폴리 실리콘층은 이방성으로, 이온 주입층은 등방성으로 식각되도록 패터닝하여 커패시터 하부 전극을 형성하는 단계를 포함하여 이루어진다.