method for manufacturing in a semiconductor device

PURPOSE: A method for fabricating a semiconductor device is provided to guarantee a define margin caused by scale down of the device and to solve a problem caused by a chemical mechanical polishing(CMP) process. CONSTITUTION: The first oxide layer is formed on a semiconductor substrate(31). A polysilicon layer for a mask is formed on the first oxide layer. The polysilicon layer is selectively removed to form a polysilicon pattern. The first oxide layer is selectively eliminated to form the first oxide layer pattern by using the polysilicon pattern as a mask. The first conductive layer and the second oxide layer(43) are sequentially formed on the entire surface including the polysilicon pattern. A predetermined thickness from the surface of the second oxide layer is etched back. The first conductive layer formed on the first oxide layer pattern and the polysilicon pattern are polished by a CMP process. The third oxide layer is formed on the semiconductor substrate to desorb particles generated in the CMP process. The third oxide layer is etched back, and a cleaning process is performed. The first oxide layer pattern and the second oxide layer are eliminated. A dielectric layer and the second conductive layer are sequentially formed on the entire surface including the first conductive layer. 본 발명은 소자의 스케일 다운에 적당한 반도체 소자의 제조방법에 관한 것으로서, 반도체 소자의 제조방법은 반도체 기판상에 제 1 산화막을 형성하는 단계와, 상기 제 1 산화막상에 마스크용 폴리 실리콘층을 차례로 형성하는 단계와, 상기 폴리 실리콘층을 선택적으로 제거하여 폴리 실리콘 패턴을 형성하는 단계와, 상기 폴리 실리콘 패턴을 마스크로 이용하여 상기 제 1 산화막을 선택적으로 제거하여 제 1 산화막 패턴을 형성하는 단계와, 상기 폴리 실리콘 패턴을 포함한 전면에 제 1 도전막 및 제 2 산화막을 차례로 형성하는 단계와, 상기 제 2 산화막을 표면으로부터 소정 두께만큼 에치백하는 단계와, 상기 제 1 산화막 패턴 상부에 형성되는 제 1 도전막 및 폴리 실리콘 패턴을 CMP 공정으로 연마하는 단계와, 상기 반도체 기판의 전면에 제 3 산화막을 형성하여 상기 CMP 공정시 발생한 이물질을 탈착시키는 단계와, 상기 제 3 산화막을 에치백한 후에 세정작업을 실시하는 단계와, 상기 제 1 산화막 패턴 및 제 2 산화막을 제거하는 단계와, 상기 제 1 도전막을 포함한 전면에 유전체막 및 제 2 도전막을 차례로 형성하는 단계를 포함하여 형성함을 특징으로 한다.