Design and layout method of integrated circuit including non-standard cell and recording media in which the same recorded

PURPOSE: A method for design and layout of an IC including a non-standard cell and a recording medium for recording the same are provided to reduce a time for design and layout of an IC by improving a placement method and a routing method of blocks including non-standard cells. CONSTITUTION: A circuit diagram of a predetermined IC is drawn up and an operation of the IC is simulated(20). The circuit diagram of the predetermined IC is drawn up as symbols of block units including standard cells and non-standard cells by using a schematic circuit layout module. A symbol layout outline model is generated to place each block(21). A placement and routing module is placed within a physical plane of the IC and a routing process is performed to connect pins of each block if the symbol layout outline models for all blocks of the IC are completed(22). A parasitic capacitance and a resistance value of an interconnection line between the pins of each block are extracted by using an extraction module(23). The parasitic capacitance and the resistance value are compared with a reference value(24). Practical layouts of each block are designed from the final schematic circuit of each block(25). Practical layout outline models of each block are generated by a layout outline model generation module(26). The symbol layout outline models are corrected by referring to the practical layout outline models(27). 본 발명은 특히 메모리 소자와 같이 레이아웃 설계를 자동화하기 어려운 집적회로의 설계 및 레이아웃 방법에 관한 것으로, 본 발명은 비표준 셀을 포함하는 집적회로의 설계 및 레이아웃시 가장 장기간이 소요되는 블럭 내부 레이아웃 설계 과정을 거치지 않고, 곧바로 각 블럭의 스키마틱 회로로부터 각 블럭의 크기 및 입출력 핀의 위치에 관한 정보를 가지는 심벌 레이아웃 요약 모델을 생성하여 이를 기초로 각 블럭을 배치 및 배선한다. 본 발명에 따르면, 블럭 내부의 실제 레이아웃을 설계하지 않은 상태에서 블럭들의 배치 및 배선이 가능하고 회로의 수정이 가능하다. 따라서, 집적회로의 설계 및 레이아웃에 소요되는 기간을 단축할 수 있고, 블럭 내부의 실제 레이아웃을 설계하는 기간을 효율적으로 절약할 수 있다.