MANUFACTURING METHOD FOR CAPACITOR

PURPOSE: A method for manufacturing a capacitor is provided to prevent a residue from being generated due to a CMP process. CONSTITUTION: A capacitor node is contacted with a predetermined region of a semiconductor device. A substrate(1) includes the semiconductor device and the capacitor node. The...

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1. Verfasser: HAN, SEOK BIN
Format: Patent
Sprache:eng ; kor
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Beschreibung
Zusammenfassung:PURPOSE: A method for manufacturing a capacitor is provided to prevent a residue from being generated due to a CMP process. CONSTITUTION: A capacitor node is contacted with a predetermined region of a semiconductor device. A substrate(1) includes the semiconductor device and the capacitor node. The first insulation film and the first polycrystalline silicon are consecutively deposited on an upper surface of the substrate(1). The first polycrystalline silicon and the first insulation film are patterned to form a pattern exposing a partial upper part and a partial edge part of the capacitor node. The second polycrystalline silicon is deposited on an upper surface of the structure. The second insulation film having an upper planar surface thereof is deposited on an upper surface of the second polycrystalline silicon. An upper side of the second insulation film is etched to expose a part of the second polycrystalline silicon. The first polycrystalline silicon is included in the exposed portion. The exposed second polycrystalline silicon and the first crystalline silicon undergo a chemical mechanical polishing, an etch back, a dry-etch method in a consecutive manner. A residue generated during the chemical mechanical polishing process is removed. The first and the second insulation films are removed by an etching process. On the upper exposed surface of the second polycrystalline silicon, a dielectric film(7) and an upper electrode(8) are consecutively formed. 본 발명은 커패시터 제조방법에 관한 것으로, 종래 커패시터 제조방법은 하부전극 패턴 형성을 위해 다결정실리콘의 일부를 CMP공정을 사용하여 제거함으로써, 부산물이 잔존하여 이후의 공정신뢰성을 저하시키는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 반도체 소자와 반도체 소자의 특정영역에 접하는 커패시터 노드가 형성된 기판의 상부전면에 제1절연막과 제1다결정실리콘을 순차적으로 증착하는 단계와; 상기 증착된 제1다결정실리콘과 제1절연막을 패터닝하여 상기 커패시터 노드의 상부및 그 주변일부를 노출시키는 패턴을 형성하는 단계와; 상기 구조의 상부전면에 제2다결정실리콘을 증착하고, 그 제2다결정실리콘의 상부전면에 상부면이 평탄한 제2절연막을 증착하는 단계와; 상기 제2절연막의 상부측을 식각하여 상기 제2다결정실리콘의 일부를 노출시킴과 아울러 그 노출영역에 제1다결정실리콘이 포함되도록 하는 단계와; 상기 노출된 제2다결정실리콘 및 그 하부의 제1다결정실리콘을 화학적 기계적 연마, 에치백, 건식세정공정을 순차적으로 거쳐 모두 제거함과 아울러 상기 화학적 기계적 연마공정에서 발생하는 부산물을 제거하는 단계를 포함하여 CMP공정에 의해 발생하는 부산물을 모두 제거하여 공정신뢰성을 향상시키는 효과가 있다.