Semiconductor package comprising device with double density integration circuit

PURPOSE: A semiconductor package with a double density integration circuit is provided to minimize a height of a package without laminating semiconductor chips. CONSTITUTION: The first connection portion(132) such as a bonding pad is formed on the first active face(130). The second connection portion(142) such as a bonding pad is formed on the second active face(140). An adhesive(170) such as a tape for LOC(Lead On Chip) is located on the first and the second active faces(130,140). Inner leads(112) are attached by the adhesive(170). The bonding pads(132,142) are connected electrically with the inner leads(112) by a bonding pad(160). A region including the bonding pads(132,142) and the inner leads(112) is molded by a molding member such as a molding resin(150). 본 발명은 양면 집적회로소자(Device with double density integration circuit)를 포함하는 반도체 패키지에 관한 것으로, 더욱 구체적으로는 기존의 멀티 칩 패키지(Multi chip package) 또는 적층형 패키지(Stacked package)들을 이용하여 반도체 패키지의 용량을 증가시키는 경우 패키지의 두께가 증가하거나 또는 반도체 칩을 적층시키는 과정에서 접착 불량이 발생하는 것을 방지하기 위한 반도체 패키지에 관한 것이며, 이를 위하여 양면에 집적회로가 형성된 양면 집적회로소자를 포함하는 반도체 패키지의 구조를 개시하고, 양면 집적회로소자를 제조하기 위한 웨이퍼 연마 공정을 개시하며, 이러한 구조와 공정들을 통하여 반도체 패키지를 제조함으로써 이에 따라 종래의 멀티 칩 패키지 또는 적층형 패키지들과는 달리 패키지의 두께가 증가되지 않으면서도 용량이 확대되는 효과를 가져올 수 있다.