METHOD FOR FORMING PLUG OF SEMICONDUCTOR DEVICE
PURPOSE: A method for forming a plug of a semiconductor device is provided to form a cell plug by using a polysilicon without additional barrier materials. CONSTITUTION: A method for forming a plug of a semiconductor device comprises the following steps. An active area and a field area a re defined...
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Format: | Patent |
Sprache: | eng ; kor |
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Zusammenfassung: | PURPOSE: A method for forming a plug of a semiconductor device is provided to form a cell plug by using a polysilicon without additional barrier materials. CONSTITUTION: A method for forming a plug of a semiconductor device comprises the following steps. An active area and a field area a re defined on a semiconductor substrate(21). A first insulating layer is formed on a front face of the substrate. A first polysilicon layer and a second insulating layer are accumulated on the first insulating layer. A plurality of word line(24a) is formed by etching the second insulating layer, the first polysilicon layer, and the first insulating layer. Insulating side walls(26) are formed at both sides of the word lines. A second polysilicon layer is formed a front face of the substrate. The second polysilicon layer is flattened until the second insulating layer is exposed. The unnecessary second polysilicon layer is removed and a plug is formed on a desired portion after masking the second polysilicon layer.
본 발명은 재현성이 우수하고 별도의 베리어 물질을 사용하지 않아 공정을 보다 간소화시킬 수 있는 반도체 소자의 플러그 형성방법을 제공하기 위한 것으로써, 반도체 기판을 활성영역과 필드영역으로 정의하는 공정, 상기 반도체 기판 전면에 제 1 절연층을 형성하고, 상기 제 1 절연층상에 제 1 폴리실리콘층과 제 2 절연층을 차례로 적층하는 공정, 상기 제 2 절연층, 제 1 폴리실리콘층, 제 1 절연층을 식각하여 복수개의 워드라인들을 형성하는 공정, 상기 워드라인들의 양측면에 상기 제 2 절연층과 식각선택비가 큰 절연측벽들을 형성하는 공정, 상기 절연측벽들을 포함한 기판 전면에 제 2 폴리실리콘층을 형성한 후, 상기 제 2 절연층이 노출될때까지 평탄화하는 공정, 상기 활성영역에 상응하는 상기 제 2 폴리실리콘층을 마스킹한 후, Cl+HBr+O가스를 이용한 1차 식각으로 불필요한 제 2 폴리실리콘층을 제거하고, Cl+He+O가스를 이용한 2차 식각으로 제 2 폴리실리콘층의 잔유물을 제거하여 원하는 부분에만 폴리플러그를 형성하는 공정을 포함하여 이루어진다. |
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