METHOD FOR SIMPLIFYING GATE OXIDE PROCESS OF SEMICONDUCTOR DEVICE HAVING TRENCH ISOLATION

PURPOSE: A method for forming a gate oxide of a semiconductor device having a trench isolation is provided to simplify the process and reduce the fabricating cost. CONSTITUTION: A pad oxide(102) and a silicon nitride film(103) are formed on a semiconductor substrate(100) in turn. A trench etching ma...

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Hauptverfasser: KIM, JOONG KI, KOO, BON YUL
Format: Patent
Sprache:eng ; kor
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Beschreibung
Zusammenfassung:PURPOSE: A method for forming a gate oxide of a semiconductor device having a trench isolation is provided to simplify the process and reduce the fabricating cost. CONSTITUTION: A pad oxide(102) and a silicon nitride film(103) are formed on a semiconductor substrate(100) in turn. A trench etching mask(104) is formed by patterning the silicon nitride film and the pad oxide. A trench(106) is formed by etching the semiconductor substrate using the trench etching mask. A trench isolation(108a) is formed by filling the trench with a trench isolation film. Impure ion is implanted into the semiconductor substrate of an active region using the pad oxide as a buffer layer, after removing the silicon nitride film with a phosphoric acid strip process. A gate oxide is formed on the active region after the pad oxide is removed. Thus, the process for forming the gate oxide is simplified by using the pad oxide as the buffer layer, instead of forming a gate oxide for ion implantation buffer. 본 발명은 트렌치 격리(trench isolation)를 갖는 반도체 장치의 게이트 산화막 공정 단순화 방법에 관한 것으로, 반도체 기판 상에 패드 산화막(pad oxide) 및 실리콘 질화막(silicon nitride)이 차례로 형성된다. 실리콘 질화막 및 패드 산화막이 패터닝(patterning)되어 트렌치 식각 마스크가 형성된다. 트렌치 식각 마스크를 사용하여 반도체 기판이 식각 되어 트렌치가 형성된다. 트렌치를 트렌치 격리막으로 완전히 채워서 트렌치 격리가 형성된다. 실리콘 질화막이 인산 스트립(phosphoric acid strip) 공정으로 제거된 후, 패드 산화막을 버퍼층으로 사용하여 엑티브 영역의 반도체 기판 내에 불순물 이온이 주입된다. 패드 산화막이 제거된 후, 엑티브 영역 상에 게이트 산화막이 형성된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 이온주입 버퍼(ion implantation buffer)용 게이트 산화막을 형성하는 대신 패드 산화막을 버퍼층으로 사용함으로써, 게이트 산화막 형성 공정을 단순화시킬 수 있고, 따라서 공정 단가를 줄일 수 있다. 또한, 게이트 산화막 형성 공정을 단순화시킴으로써 다수의 열처리 공정에 의한 써멀 스트레스(thermal stress)에 의한 트렌치 격리의 불량을 방지할 수 있다.