LAYOUT OF A SEMICONDUCTOR MEMORY DEVICE HAVING A REDUNDANT ELEMENT

PURPOSE: A layout of a semiconductor memory device having a redundant element is provided to reduce a die area needed for rows and columns of the redundant memory by sharing a comparator circuit with a bank of the redundant memory cells after dividing a first memory array into at least two planes. CONSTITUTION: The layout comprises: a plurality of fuse banks for storing an address of a circuit element having a defect in the first circuit element; a comparator circuit connected for receiving an external address word and a stored address of a plurality of fuse banks, the comparator comparing the external address word with the stored address and outputting a match signal when a correlation exists between the external address word and one of the stored addresses; a switching circuit disposed between the comparator circuit and the plurality of fuse banks, the switching circuit selecting one of the plurality of fuse banks to be connected to the comparator on the basis of the external address word; a plurality of redundant circuit elements for replacing a defective circuit element in a plurality of the first circuit elements while corresponding to one of the fuse banks respectively; and a plurality of the first circuit elements including a control circuit and an addressing circuit coupled with the comparator circuit, a plurality of the first circuit element and the redundant circuit element which are addressed based upon the external address word when a part of the first circuit element is defective, the first circuits receiving the match signal and accessing one of the redundant memory elements corresponding to a fuse bank selected by the switching circuit. 본 발명은 주 메모리 어레를 두 개이상의 "플레인(plane)'으로 분할하는 것을 토대로 여분의 메모리 셀의 뱅크와 비교 회로를 공유하므로써 여분의 메모리 셀의 행 및 열에 필요로되는 디스크상의 에리어를 감소시키는 것이다. 하나의 비교 회로 및 퓨즈들의 적어도 두 개의 뱅크간에 결합된 패스 게이트 또는 멀티플렉서는 적절한 퓨즈 뱅크를 비교 회로에 선택적으로 결합시킨다. 어드레스의 비트(예를들어, 어드레스 비트 A0-RA9를 갖는 행 어드레스의 어드레서 비트 RA9)는 멀티플레스에 의해 수신되고 제어되어 퓨즈의 두 개의 뱅크사이를 선택하도록 하는 것이 바람직하다. 부가적으로, 메모리 어레이내의 메모리의 플레인 스팬 블록 각각은 공유된 센스 증폭기에 의해 분할된다. 따라서, 8개의 라인은 16개의 행 또는 열에 결합되는 반면에, 분리 게이트가 메모리의 두 개의 플레인내의 16개의 행 도는 열중 단지 8개만을 인에이블 하기 때문에 8개의 행 또는 열만이 어떤 시간에서 활성화될 것이다. 따라서, 본 발명은 비교 회로와 여분의 행/열을 상호결합시키는데 필요로되는 라인수를 절약한다.