METHOD OF FORMING A SEMICONDUCTOR DEVICE

PURPOSE: A semiconductor device forming method is provided to reduce a cost by varying a process so as to form a transistor of a lightly doped drain(LDD) structure without forming a separate spacer. CONSTITUTION: The method of forming a semiconductor device comprises the steps of: sequentially forming a gate insulating layer(102) and a conductive layer(104) on a semiconductor substrate(100); forming a photosensitive layer pattern(106) at a part of the conductive layer, wherein a width of the photosensitive layer pattern is "S+2d"(S: a width of a gate electrode determined by a design rule, d: a width of a conventional spacer); etching the conductive layer by use of the photosensitive layer pattern as a mask to form a conductive pattern(104a) of a predetermined size; implanting a heavily doped impurity of a first conductive type to the substrate to form source and drain regions(108) in the substrate and at both edges of the conductive pattern; etching both sides of the photosensitive pattern and a top side thereof to form the width of the photosensitive pattern with a "S" shape; etching the conductive pattern by use of the photosensitive pattern of the "S" shape as a mask to form a gate electrode(104b); implanting a lightly doped impurity of the first conductive type to the substrate to form a lightly doped drain region, adjacent to the source and drain regions, in the substrate and at both edges of the gate electrode; and etching the gate insulating layer by use of the photosensitive pattern of the "S" shape as a mask to remove the photosensitive layer pattern. 본 발명에 의한 반도체소자 제조방법은, 게이트 절연막과 도전성막이 순차 적층된 반도체 기판 상의 소정 부분에 "S(S:디자인 룰에 의해 기 설정된 게이트 전극의 선폭) + 2d(d: 종래의 스페이서 선폭)" 선폭의 감광막 패턴을 형성하는 공정과; 상기 감광막 패턴을 마스크로 이용하여 상기 도전성막을 식각하여 임의의 사이즈의 도전성 패턴을 형성하는 공정과; 상기 기판 상으로 고농도의 제 1 도전형 불순물을 이온주입하여 상기 도전성 패턴 양 에지측의 상기 기판 내부에 소오스·드레인 영역을 형성하는 공정과; 상기 감광막 패턴의 상면과 양 측면을 소정 두께 등방성 식각하여 상기 감광막 패턴의 선폭을 "S" 사이즈로 만드는 공정과; "S" 선폭의 상기 감광막 패턴을 마스크로 이용하여 상기 도전성 패턴을 식각하여 게이트 전극을 형성하는 공정과; 상기 기판 상으로 저농도의 제 1 도전형 불순물을 이온주입하여 상기 게이트 전극 양 에지측의 상기 기판 내부에 상기 소오스·드레인 영역과 접하는 LDD 영역을 형성하는 공정; 및 "S" 선폭의 상기 감광막 패턴을 마스크로 이용하여 상기 게이트 절연막을 식각하고, 상기 감광막 패턴을 제거하는 공정으로 이루어져, 별도의 스페이서 형성 공정없이도 트랜지스터의 LDD 영역을 형성할 수 있게 되고, CMOS 제조시에는 감광막 패턴 형성 공정 또한 1회 줄일 수 있게 되므로, 반도체 소자 제조시 공정 단순화와 비용 절감 효과를 동시에 얻을 수 있게 된다.