MULTIPROCESSOR SYSTEM AND DATA MANAGEMENT METHOD THEREOF

Disclosed is a multiprocessor system which provides a mechanism for optimizing the performance of a cache memory as one aspect of the present disclosure. The system comprises: a plurality of processors including a first processor and a second processor; a first cache memory configured to correspond to the first processor; a second cache memory present at a different level from the first cache memory, corresponding to the first processor and the second processor, and configured to store a plurality of cache lines; and a controller configured to manage data stored in the second cache memory. The second cache memory includes at least one first cache line on which data are recorded by the first processor and at least one second cache line on which data are recorded by the second processor. The controller can be further configured to receive a command associated with data update from the first processor and prevent the second cache line from being set as an invalidate cache line or a clean cache line while setting the first cache line as an invalidate cache line or a clean cache line in response to the command. 본 개시의 한 측면으로서, 멀티프로세서 시스템이 개시된다. 상기 시스템은, 제1 프로세서 및 제2 프로세서를 포함하는 복수의 프로세서; 상기 제1 프로세서에 대응하도록 구성된 제1 캐시 메모리; 상기 제1 캐시 메모리와 다른 레벨에 있고, 상기 제1 프로세서 및 상기 제2 프로세서에 대응하며, 복수의 캐시 라인을 저장하도록 구성된 제2 캐시 메모리; 및 상기 제2 캐시 메모리에 저장된 데이터를 관리하도록 구성된 컨트롤러를 포함하고, 상기 제2 캐시 메모리는, 상기 제1 프로세서에 의해 데이터가 기록된 적어도 하나의 제1 캐시 라인 및 상기 제2 프로세서에 의해 데이터가 기록된 적어도 하나의 제2 캐시 라인을 포함하고, 상기 컨트롤러는, 상기 제1 프로세서로부터 데이터 갱신과 관련된 명령을 수신하고, 상기 명령에 응답하여, 상기 제1 캐시 라인을 클린 캐시 라인 또는 무효화 캐시 라인으로 설정하면서 상기 제2 캐시 라인을 클린 캐시 라인 또는 무효화 캐시 라인으로 설정하지 않도록 더 구성될 수 있다.