NON-VOLATILE MEMORY DEVICE OF MULTI-BIT CELL STRUCTURE

PURPOSE: A non-volatile memory device of a multi-bit cell structure is provided to apply a back bias of a constant voltage to a bulk region of the second conductive type in a cell driving process by forming the second conductive type bulk region opposite to the first conductive type bulk region covering a memory cell array. CONSTITUTION: A buried type N+ diffusion layer(102) provided to a source/drain and a bit line of a cell transistor is expanded toward a column direction and repeated toward a row direction on a surface of a semiconductor substrate. A gate electrode(106) provided as a gate dielectric layer and a word line is perpendicular to the buried type N+ diffusion layer(102). The gate electrode(106) provided as the gate dielectric layer and the word line is overlapped on the buried type N+ diffusion layer(102). A width of the gate electrode(106) is operates as a channel width of the cell transistor. A distance between the buried type N+ diffusion layer(102) and the buried N+ diffusion layer(102) is used as a channel length of the cell transistor. 멀티-비트 셀 구조를 갖는 비휘발성 메모리 장치가 개시되어 있다. 반도체 기판의 상부에 서로 다른 문턱 전압을 갖는 다수의 제1 도전형의 셀들이 매트릭스 형태로 배열된 메모리 셀 어레이를 구비하는 비휘발성 메모리 장치에 있어서, 상기 장치는 메모리 셀 어레이를 감싸도록 형성된 상기 제1 도전형과 반대인 제2 도전형의 벌크 영역을 구비하며, 상기 셀을 구동시킬 때 상기 제2 도전형의 벌크 영역에 일정 전압의 백 바이어스가 인가된다. 벌크 영역의 농도가 높은 스테이트는 백 바이어스에 의한 바디 효과를 많이 받기 때문에, 각 스테이트의 문턱 전압의 간격을 충분히 벌릴 수 있다. 따라서, 마스크 매수를 감소시켜 공정 단순화, TAT의 단축화 및 공정 마진의 확보를 달성할 수 있다.