METHOD FOR MANUFACTURING CAPACITOR OF SEMICONDUCTOR DEVICE

PURPOSE: A method for manufacturing a capacitor of a semiconductor device is provided to be able to assure lithography margin and sufficient electrostatic capacitance in an ultra integrated device such as 256M DRAM or more. CONSTITUTION: First, an interlayer dielectric is deposited on a substrate(21) in which a gate oxide(22), gate/source/drain areas(23,24) are formed. Then, a contact hole for exposing the source area is formed and a first semiconductor layer is deposited on the substrate including the contact hole. Next, a first oxide and cap poly is deposited on the contact hole and adjacent portion. Then, sides of the first insulating layer are etched to have a width narrower than that of the cap poly. Next, a second semiconductor layer is deposited on all surface of the substrate. Then, a sidewall spacer is formed on the sides of the second semiconductor layer and then a third semiconductor layer is deposited on all surface of the substrate. The third/second semiconductor layers and the cap poly is etched back as height as of the sidewall spacer. Then, a double cylinder type storage node(34) is formed by removing the first oxide, sidewall spacer and interlayer dielectric. Next, a dielectric film(35) and a plate node(36) are sequentially formed on the storage node. 256M 디램급 이상의 초고집적 소자에서 리소그래피 여유를 확보하면서 충분한 정전용량을 확보할 수 있는 반도체 소자의 커패시터 제조방법을 제공하기 위한 것으로 이와 같은 목적을 달성하기 위한 반도체 소자의 커패시터 제조방법은 게이트절연막과 게이트전극 및 소오스, 드레인 영역이 형성된 기판에 층간절연막을 증착하는 단계, 상기 소오스영역이 드러나도록 콘택홀을 형성하는 단계, 상기 콘택홀을 포함한 상기 기판에 제 1 반도체층을 증착하는 단계, 상기 콘택홀 및 그와 인접한 상부에 제 1 절연막과 캡폴리가 적층되도록 형성하는 단계, 상기 캡폴리 보다 좁은 폭을 갖도록 제 1 절연막의 측면을 식각하는 단계, 상기 기판 전면에 제 2 반도체층을 증착하는 단계, 상기 제 1 절연막 측면의 제 2 반도체층 측면에 측벽스페이서를 형성하는 단계, 상기 기판전면에 제 3 반도체층을 증착하는 단계, 상기 제 3, 제 2 반도체층과 캡폴리를 상기 측벽스페이서의 높이만큼 에치백하는 단계, 상기 제 1 절연막과 상기 측벽스페이서와 상기 층간절연막을 제거하여 이중 원통 모양의 스토리지 노드를 형성하는 단계, 상기 스토리지 노드 표면에 유전체막을 형성하는 단계, 상기 유전체막 상에 플레이트 노드를 형성하는 단계를 포함하는 것을 특징으로 한다.