ADDRESS-TRANSLATABLE GRAPHIC PROCESSOR, DATA PROCESSOR AND DRAWING METHOD WITH EMPLOYMENT OF THE SAME
메인 메모리(203), 표시 데이터를 유지하기 위한 비트 맵 메모리를 포함하는 버퍼(205), 메인 메모리에의 액세스를 가상 어드레스로부터 물리 어드레스에의 변환을 포함하여 행하여 데이터 처리를 행하기 위한 중앙처리장치(201), 메인 메모리, 버퍼에 접속되어 데이터를 표시하는 형태로 처리하기 위한 도형처리장치(100), 중앙처리장치, 메인 메모리, 도형처리장치에 접속되고 이들의 사이에서의 데이터 교환을 가능하게 하는 시스템 버스 인터페이스(211), 시스템 버스 인터페이스에 접속되어 메인 메모리에 액세스하기 위하여 가상 어드레스로...
Gespeichert in:
Hauptverfasser: | , , , |
---|---|
Format: | Patent |
Sprache: | eng ; kor |
Schlagworte: | |
Online-Zugang: | Volltext bestellen |
Tags: |
Tag hinzufügen
Keine Tags, Fügen Sie den ersten Tag hinzu!
|
Zusammenfassung: | 메인 메모리(203), 표시 데이터를 유지하기 위한 비트 맵 메모리를 포함하는 버퍼(205), 메인 메모리에의 액세스를 가상 어드레스로부터 물리 어드레스에의 변환을 포함하여 행하여 데이터 처리를 행하기 위한 중앙처리장치(201), 메인 메모리, 버퍼에 접속되어 데이터를 표시하는 형태로 처리하기 위한 도형처리장치(100), 중앙처리장치, 메인 메모리, 도형처리장치에 접속되고 이들의 사이에서의 데이터 교환을 가능하게 하는 시스템 버스 인터페이스(211), 시스템 버스 인터페이스에 접속되어 메인 메모리에 액세스하기 위하여 가상 어드레스로부터 물리 어드레스에의 변환을 행하여 데이터를 처리 하기 위한 묘화 처리 유닛(101), 중앙처리장치 및 도형처리장치로 부터의 인터페이스 사용의 요구(S)의 사이의 조정을 행하여 액세스권을 한쪽에 부여하는 버스 조정 장치(202), 인터페이스의 중앙처리장치에의 해제를 요구하기 위한 신호를 어서트하기 위한 서스펜드회로를 포함하는 도형 처리 시스템이다.
In a graphic processing system, there are provided a main memory, a buffer containing a bit map memory for holding display data, a central processing unit for performing a data process involving a translation from a virtual address into a physical address so as to access the main memory, a graphic processor connected to the main memory and buffer, for processing data into a display form, and a system bus interface connected to the central processing unit, main memory and graphic processor, capable of exchanging the data among them. Furthermore, the graphic processing system includes a drawing processing unit connected to the system bus interface, for translating the virtual address into the physical address so as to access the main memory and to process the data, a bus arbitrator for performing arbitration between demands for using the interface given from the central processing unit and graphic processor, and a suspend circuit for asserting a signal requesting that the interface is released to the central processing unit. |
---|