SUBSTRATE BIAS VOLTAGE DETECTION CIRCUIT

본 명세서에는 기판 바이어스 검출 회로가 개시되어 있다. 회로는 제1 및 제2 트랜지스터를 포함하는데, 제1 트랜지스터(2)는 기판에 결합된 소오스를 갖고 있고, 제2 트랜지스터(4)는 공통 전위(즉, 접지)에 결합된 소오스를 갖는다. 제1 트랜지스터(2)의 게이트 및 드레인은 함께 접속되어 제2 트랜지스터(4)의 게이트에 접속되고, 부하 장치(6, 8)은 전원 노드로부터 제1 및 제2 트랜지스터의 드레인과 바이어스 전위 사이에 접속된다. 제1 및 제2 트랜지스터의 임계 전압은 상이할 수 있는데, 그차이가 회로의 응답을 일으키는 공통 전위와 관련하여 도달해야 할 전압을 결정한다. 기판이 제2 트랜지스터(4)를 턴온시키기에 충분한 전압에 도달할때, 제2 트랜지스터(4)의 드레인은 기판 바이어스의 손실을 나타내는 공통 전위를 향해 풀될 것이다. 회로는 이러한 다른 회로내에 래치업의 가능성이 배제되는 기판 바이어스가 손실될 경우 전원 전압이 다른 회로로부터 접속이 단로될 수 있는 방식으로 집적 회로에 포함될 수 있다. A substrate bias detection circuit is disclosed. The circuit includes first and second transistors, where the first transistor (2) has its source coupled to the substrate and where the second (4) transistor has its source coupled to a common potential (i.e., ground). The gate and drain of the first transistor (2) are connected together, and to the gate of the second transistor (4) load devices (6, 8) are connected between the drains of the first and second transistors and a bias potential from a power supply node. The threshold voltages of the first and second transistors may be different, with the difference determining the voltage that the substrate must reach, relative to the common potential, to cause the circuit to respond. Upon the substrate reaching a voltage sufficient to turn the second transistor (4) on, the drain of the second transistor (4) will be pulled toward the common potential, indicating loss of substrate bias. The circuit may be included into an integrated circuit in such a manner that power supply voltages may be disconnected from other circuitry in the event of loss of substrate bias, precluding the possibility of latchup in such other circuitry.