CLOCK MULTIPLIER

본 발명은 배율조정이 가능한 클럭 곱셈기에 관한 것으로, 특히 외부로부터 인가되는 클럭의 로우 또는 하이 상태에 따른 내부 참조클럭(internal reference clock)을 발생하는 참조클럭 발생부(10)와, 상기 참조클럭 발생부(10)에서 발생된 참조클럭을 이용하여 배율조정을 수행하는 배율조정부(20)와, 상기 배율조정부(20)가 사용자가 원하는 배율로 클럭속도를 증가시키도록 제어하는 제어부(30)와, 상기 제어부(30)의 제어에 따라 상기 배율조정부(20)에서 배율조정된 최종 클럭신호를 출력하는 출력부(40)를 구비하는 디지탈 방식으로만 구성함에 따라 그 구성이 단순하고 프로그램을 통해 사용자가 원하는 배율로 클럭속도를 증가시킬 수 있는 효과가 있다.