SIGNAL PROCESSING CIRCUIT, DIGITAL COHERENT RECEIVER AND DIGITAL COHERENT COMMUNICATION SYSTEM

To stably implement mode demultiplexing even under the influence of phase fluctuation and frequency offset while compensating for IQ imbalance between a transmitter and a receiver with a minimum required calculation amount.SOLUTION: A signal processing circuit 1 includes a first digital filter 10 which is used in a digital coherent receiver and has a plurality of butterfly filters, a second digital filter 20 having one or more butterfly filters, a third digital filter 30, and a fourth digital filter 40 having one or more two-parallel filters. The first digital filter 10, the second digital filter 20, the third digital filter 30 and the fourth digital filter 40 are connected in series in this order when viewed from the input side of an optical signal to the digital coherent receiver.SELECTED DRAWING: Figure 3 【課題】必要最小限の計算量で、送受信器双方のＩＱ不均衡を補償しつつ、位相変動および周波数オフセットの影響下においても安定にモード多重分離を実現する。【解決手段】信号処理回路１は、ディジタルコヒーレント受信器に使われ、複数のバタフライフィルタを備えた第１のディジタルフィルタ１０と、１つ以上のバタフライフィルタを備えた第２のディジタルフィルタ２０と、第３のディジタルフィルタ３０と、１つ以上の２並列フィルタを備えた第４のディジタルフィルタ４０と、を含む。第１のディジタルフィルタ１０、第２のディジタルフィルタ２０、第３のディジタルフィルタ３０および第４のディジタルフィルタ４０は、ディジタルコヒーレント受信器への光信号の入力側から見て、この順に直列に接続される。【選択図】図３